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SAMUEL CÉSAR DA CRUZ JÚNIOR

1. 171 Figura 69 Relat rio de procedimento IAR MakeApp 171 Figura 70 Configura o inicial C IAR Embedded Workbench IDE 172 Figura 71 Arquivos a serem adicionados C IAR Embedded Workbench IDE M E 173 Figura 72 Arquivos adicionados e sele o do arquivo raiz C IAR Embedded WV ORKDENG IN WD MNT 173 Figura 73 Configura o do projeto General options IAR Embedded Workbeneoh TIE 2 174 Figura 74 Configura o do projeto C C Compiler gt Optimizations C IAR Embedded Workbench uu u da em Eau ip bw 175 Figura 75 Configura o do projeto C C Compiler gt List C Embedded VVOPKDGENGCH IDE ev 175 Figura 76 Configura o do projeto Linker gt Output C IAR Embedded 176 Figura 77 Configura o do projeto Linker gt Extra Output C IAR Embedded WOrKDENCM IDE 176 Figura 78 Configura o do projeto Linker gt List C IAR Embedded VVO KDOJICH IDE y eens 177 Figura 79 Configura o do projeto Linker gt Config C IAR Embedded VV OFKOGIICH IDE uyu aci quu atras SER XE SUE 177 Figura 80 Configura o do projeto Linker gt List gt Linker command file
2. 158 10 PCI MASCARA DE SOLDA INFERIOR 159 X C 11 PCI PASTA DE SOLDA SUPERIOR 159 C 12 PCI PASTA DE SOLDA INFERIOR 160 AP NDICE D LISTA DOS COMPONENTES DA PLATAFORMA 162 AP NDICE E DESCRI O DE COMO CONFIGURAR AS FERRAMENTAS DE PROGRAMA O UTILIZADAS NA PLATAFORMA RECONFIGUR VEL II UU UU I I U 168 PROCEDIMENTO PARA PROGRAMA O DO 168 E 1 1 UTILIZANDO O IAR MAKEAPP een 168 E 1 2 UTILIZANDO C IAR 171 E 1 3 UTILIZANDO O FLASH MAGIC 179 E2 CONFIGURA O DA PLATAFORMA PARA PROGRAMA O DO ARM7 180 PROCEDIMENTO PARA PROGRAMA O DO 181 E 3 1 CONFIGURA O DO XILINX ISE 10 1 PARA DESENVOLVIMENTO DE SOFTWARE 182 E 3 2 CONFIGURA O DO XILINX ISE 10 1 PARA GRAVACAO 184 E4 CONCLUS O SOBRE PROCEDIMENTOS DE PROGRAMA O 185 AP NDICE C DIGOS UTILIZADOS PARA OS TESTES DA PLATAFORMA 186 C DIGO C UTILIZADO PARA O TESTE DE FUNCIONAMENTO DO ARM7 ISOLADO ris 186 F2 C DIGO VHDL UTILIZADO PARA O TESTE DE FUNCIONAMENTO DO FPGA ISOLADO na umama al asas asini 190 F3 C DIGO C UTILIZADO PARA O TESTE DE FUNCI
3. 83 Figura 26 Bloco SF Ido FPGA a 83 29 BIOCO Bank O JO PROA 84 FIgura 90 Bloco Bank 1 dO uester pube DH Pepe DU De Ou Ee 84 Figura 31 Bloco Bank 2 00 85 FIgura 92 Bloco BANKS dO Fr GAS 85 Figura 33 Esquematico dos m dulos constituintes do sistema de controle 88 Figura 34 Foto da plataforma reconfigur vel montada pronta para testes 93 Figura 35 N cleo do m dulo ARM referenciado na plataforma reconfigur vel Figura 36 Regulador de tens o vermelho bateria amarelo e driver reset azul referenciados na plataforma reconfigur vel 94 Figura 37 Mem ria ligada ao ARM referenciada na plataforma reconfigur vel Figura 38 Bot es vermelho LEDs amarelo e potenci metro azul ligados ARM referenciados na plataforma reconfigur vel 95 Figura 39 Da esquerda vermelho para a direita laranja tem se os conectores 2 RS232 1 5232 2 USB e JTAG ligados ao ARM referenciados na plataforma reconfigur vel 96 Figura 40 N cleo do m dulo FPGA referenciado na plataforma ora ca 96 Figura 41 M dulo de alimenta o
4. 88 4 5 PROJETO DA PLACA DE CIRCUITO 90 89 4 6 MANUFATURA DA PLACA DE CIRCUITO IMPRESSO 89 4 7 MONTAGEM DOS COMPONENTES 90 4 8 TESTES DOS SISTEMAS eras 90 4 9 CONCLUS O DO CAP TULO 90 CAP TULO 5 TESTES REALIZADOS E RESULTADOS OBTIDOS 92 5 1 APRESENTA O DA PLATAFORMA nana 92 5 1 1 N CLEO DO M DULO ARM 93 5 1 2 M DULO DE ALIMENTA O DO 94 5 1 3 M DULO DE MEM RIA DO ARM 94 5 1 4 M DULO DE INTERFACES DO 95 5 1 5 M DULO DE COMUNICA O EXTERNA DO ARM 95 5 1 6 N CLEO DO MODULO FPGA eene 96 5 1 7 M DULO DE ALIMENTA O DO 97 5 1 8 M DULO DE MEM RIA EXTERNA DO 97 5 1 9 M DULO DE INTERFACES DO 98 5 1 10 M DULO DE COMUNICA O EXTERNA DO 98 5 2 TESTE HARDWARE PCI 99 5 3 TESTES DOS M DULOS SEPARADOS DO 815 99 5 21 TESTE DA FONTE DE ALIMENTA O DO 99 5 22 TESTE DE PROGRAMA O DO 100 5 23 TESTE DA FONTE DE ALIMENTA O DO 102 5 24 TESTE DE PROGR
5. 33 3 9 RESUMO DA METODOLOGIA 34 3 10 CONCLUS ES CAP TULO 37 CAP TULO 4 DESENVOLVIMENTO DO PROJETO 39 viii 41 LEVANTAMENTO DE REQUISITOS 40 4 2 PROJETO CONCEITUAL DO SISTEMA 42 4 3 ELABORA O DOS CIRCUITOS ELETR NICOS 43 431 PROJETO DO MODULO DE ALIMENTA O DO ARM ARM ALIMENTA O 43 4 3 2 M DULO DE MEM RIA DO ARM ARM MEM RIA 47 433 PROJETO DE INTERFACES PARA O ARM ARM INTERFACES etus d pna etm 48 4 3 4 PROJETO DOS SISTEMAS DE COMUNICA O LIGADOS ARM ARM COMUNICA O 51 4 3 5 M DULO PRINCIPAL DO ARM 62 4 3 6 PROJETO DO MODULO DE ALIMENTA O DO FPGA FPGA ALIMENTA O US oia 70 4 3 7 MODULO DE MEM RIA PARA O FPGA FPGA MEM RIA 73 4 3 8 PROJETO DE INTERFACES O 76 4 3 9 PROJETO DO CIRCUITO ETHERNET PARA FPGA 79 4 3 10 M DULO PRINCIPAL DO FPGA SPARTAN 3 FPGA CORE 82 4 3 11 PROJETOS DE INTEGRACAO ENTRE OS SUBSISTEMAS ARM ERROR 86 4 3 12 DIAGRAMA DE BLOCOS DO PROJETO DE 87 4 4 SELE O E COMPRA DE
6. 6 8 E mm an na mu EH NENE E 1 mH B Vaga s m a I ap oo 21 noia 1212 m m s m CLIPS e B foes I a 12 PASTA DE SOLDA INFERIOR 160 C 13 M SCARA INFERIOR SILK ae DE w ia AP NDICE D LISTA DOS COMPONENTES DA PLATAFORMA Tabela 1 Lista de componentes para a fabrica o de uma unidade da plataforma reconfigur vel Battery Multicell 1 2 2 2 BT2 BT3 BT5 6 BT7 FSM2JSMA Push Button Push Button Switch BT8 BT9 10 11 51 Polarized 1 3 C5 AVE477M16G24T F 470uF 16V 470uF 16V Capacitor C6 C109 Radial C110 C112 C2 C4 C7 C8 C9 C10 C11 C12 C18 C20 Capacitor C22 C24 2 12065C104KAT2A 0 1 0 1 Semiconducto SIM Model 117 118 122 124 128 C129 130 135 3 Capacitor CC1206JRNPO9BN390 39pF 39pF Semiconducto C13 C14 r SIM Model Capacitor Semiconducto C15 C16 r SIM Model Polarized EM AVE106M35C12T F 10uF 35V 10 35V Capacitor Radial 79 C80 C92 C132 Capacitor C49 C21 CC1206JRNPO9BN101 100pF 100pF Semiconducto C23 r SIM Model Polarized C27 C51 AVE474M50B12T F 0 47uF 0 47uF Capacitor C54 C78 Radial C81 C93
7. Master L Mode 42 5V JTAG TOC TMS C gt Tek Oe PROG B Recommend driver Figura 47 Nova configura o proposta para comunica o FPGA FLASH A principal mudan a entre as duas configura es o reposicionamento dos elementos FPGA e mem ria No primeiro os sinais de programa o vindos do computador via JTAG passam primeiro pela memoria para depois chegarem ao FPGA j na segunda configura o eles v o direto ao FPGA para ent o seguirem para a mem ria Para se conseguir esse novo esquem tico foi preciso alterar fisicamente algumas liga es e trilhas na plataforma uma vez que esse problema foi detectado somente ap s a confec o da placa Todavia n o foi preciso danificar a placa ou mesmo romper trilhas bastou apenas adaptar umas soldas e buscar os sinais diretamente nos pinos das sa das desejavas por meios de fios condutores Ap s a montagem da nova configura o o pacote de programa o SE reconheceu adequadamente o FPGA e a mem ria Verificado o adequado funcionamento do sistema seguiu se com os testes de programa o Os testes de programa o do FPGA objetivaram a constata o de que este lado da plataforma tamb m se apresenta operacional Novamente optou se por desenvolver uma rotina na qual utiliza n o apenas as funcionalidades do FPGA mas tamb m verificar parte do hardware de entrada e sa da da plataforma A ro
8. DESLIGA LED1 void MA WritePort GPIO 1 0x00000000 D7 define LIGA LED2 void WritePort GPIO 1 0xFFFFFFFF D8 DESLIGA LED2 void WritePort GPIO 1 0x00000000 D8 define LIGA LEDS void WritePort GPIO 1 0xFFFFFFFF D9 DESLIGA LEDS void MA WritePort GPIO 1 0x00000000 D9 define LIGA LED4 void WritePort GPIO 1 0xFFFFFFFF D6 DESLIGA LED4 void WritePort GPIO 1 0x00000000 D6 define LIGA LEDb5 void WritePort GPIO 1 0xFFFFFFFF D10 187 DESLIGA LED5 void WritePort GPIO 1 0x00000000 D10 define 2 define define 4 define define 6 7 union port struct unsigned int 21 unsigned int BIT21 1 unsigned int BIT22 1 unsigned int BIT23 1 unsigned int BIT24 1 Lixo unsigned int BIT25 1 unsigned int 6 1 struct unsigned int 21 unsigned int BOTOES 5 unsigned int 6 struct unsigned int BITS union port PORT COPY BOTAO 1 PORT COPY BIT21 Zdefine BOTAO 2 PORT COPY BIT22 define BOTAO 3 PORT COPY BIT23 O 24 lixo Zdefine BOTAO 4 PORT COPY BIT25 define BOTAO 5 PORT define BOT ALL PORT COPY BOTOES 188 void main void 7 Abstract A User application Parameters None Returns None A 4 MA Init SCB 7 MA Init GPIO
9. len Lesel Source Type prihsa VHDL vastas Dena lato Madam E E Prederre d Language 1 Eras Enhanced Desin Summary 7 Enabie Message Fibering Figura 86 Sele o do componente ISE Nas duas telas seguintes clicar em Next sem qualquer altera o e ao final clicar em Finish para finalizar o processo de cria o de novo projeto Criado o projeto necess rio adicionar uma fonte de c digo Caso tenha um c digo pronto para ser testado basta adicion lo ao projeto por meio de Project gt gt Add source Caso seja necess rio criar uma nova fonte basta clicar em Project gt gt New source Neste caso ser aberta uma nova janela na qual dever ser selecionado o tipo de fonte a ser criada Nos testes realizados o tipo VHDL Module foi escolhido No lado direito necess rio inserir o nome do c digo a ser criado vide Figura 87 e clicar em Next 183 New Source Wizard Select Source Bu COS M __ 7 IP Genwerater amp Architecture Vizard i2 chamo Madule Leds Push mori Librzzy Locator ES VHL Test Bench C Plataloma FPGAHandware Test t Processor J Add to project inio 2 Figura 87 Criar novo c digo ISE Na tela seguinte tem se a op o de definir as entradas e sa das a serem utilizadas Nos testes realiza
10. va 2 5 e 2 ani 3 DIT E On El SET PROD bo CF 132 _ M dulo FPGA Mem ria A 7 FPGA Interfaces ved Dd OU LEIS song 133 A 8 FPGA Comunica o IME EE ET SS 134 A 9 i i i 1 i k i Mc EAE HOCER IE SCORES ToU Suri x ET Sr E 135 A 10 ARM FPGA Integra o FPHA JTAG FPGA Modulo de integra o Tale 136 AP NDICE APRESENTA O DA PLATAFORMA seguir ser apresentada a disposi o dos circuitos e componentes da plataforma A Figura 52 apresenta esquematicamente a plataforma segundo sua topologia A Figura 53 a foto da plataforma i Bs u1 1 E DRACU U i 5 E Erb DE a Ema mm ra Figura 52 Representa o esquem tica da PCI da plataforma reconfigur vel 137 33 e o 20000 mI ALF PGA Ui GRAL O UnB m NN Lb wing i 1 Et a 5 k a i A i n na go i x 7 1 E rer a i Pha di I na
11. Alimenta a sa da dos buffers das entradas e sa das do Livre escolha Banco 3 O Banco 3 situa se na borda superior do 3 3V 2 5V ou FPGA 1 2V Em aplica es que utilizam apenas fonte 3V3 todos os quatro bancos devem ser alimentados por esta fonte Entretanto os FPGAs Spartan 3E proporcionam a possibilidade de intercambiar entre diferentes voltagens de entrada e sa da para Vcco de diferentes bancos Cada banco O tamb m possui uma entrada de tens o de refer ncia chamada Vref Se o banco inclui entradas e sa das padr o que requerem uma voltagem de refer ncia ent o todos os pinos Vref do referido banco devem ser conectados na mesma tens o 11 V rios fabricantes de fontes de alimenta o oferecem solu es completas voltadas aos FPGAs Xilinx Algumas solu es j integram as 3 principais tens es em um nico circuito integrado Dessa forma optou se por utilizar uma dessas solu es pois s o projetadas especificamente para o FPGA utilizado e sugeridas pelo pr prio fabricante Para este projeto optou se por utilizar o 575003 do fabricante Texas Instruments desenvolvido e testado para suprir FPGAs Spartan 3E A partir disso seguiu se s recomenda es e sugest es da documenta o do pr prio Al m do regulador fixo de tens o de 1 2 3 Amperes ainda disponibiliza duas outras fontes ajust veis Optou se pela configura o de 2V5 3V3 tens o 2V5 recomend vel para a inte
12. Modify the usercode c to suit your application The usercode c file will not be overwritten by MakeApp 2012 05 21 20 28 49 License 9530 960 683 7130 Samuel Jr Warning This file has been automatically generated Do not edit this file if you intend to regenerate it This template file was created by version 4 10C Philips LPC2138 48 4 01B for the Philips LPC2148 series of microcontrollers A c Copyright 2004 2005 MakeApp Consulting 1 2 References No Identification Name or Description C A RECEIVE ZEE e 2 2 il gt gt gt 1 HevO 1 22June 2005 Philips LPC2142 2148 186 Preliminary data sheet 2 2004 Sep 24 Philips ARM LPC201xU Objective spec i Philips USB device controller 3503 FA include usercode h Usercode macros see template h Zinclude ma tgt h Target specific header file Zinclude ma sfr h Special function register bitfield macros include iolpc2148 h Defines Special function registers include ma scb h include ma gpio h S A DECLARATIONS 8 1 Internal constants define 06 0x00010000 define 07 0x00080000 define 08 0x00040000 define 09 0x00020000 define 010 0x00100000 a define LIGA LED1 void WritePort GPIO 1 0xFFFFFFFF D7
13. Universidade de Bras lia FACULDADE DE TECNOLOGIA DEPARTAMENTO DE ENGENHARIA MEC NICA DESENVOLVIMENTO DE UMA PLATAFORMA ELABORADA PARA PROJETOS DE SISTEMAS EMBARCADOS RECONFIGUR VEIS ARM7 E FPGA SAMUEL CESAR DA CRUZ J NIOR ORIENTADOR CARLOS HUMBERTO LLANOS QUINTERO DISSERTA O DE MESTRADO EM SISTEMAS MECATR NICOS PUBLICA O BRAS LIA AGOSTO DE 2012 Universidade de Bras lia FACULDADE DE TECNOLOGIA DEPARTAMENTO DE ENGENHARIA MEC NICA DESENVOLVIMENTO DE UMA PLATAFORMA ELABORADA PARA PROJETOS DE SISTEMAS EMBARCADOS RECONFIGUR VEIS ARM7 E FPGA SAMUEL CESAR DA CRUZ JUNIOR DISSERTA O A SER SUBMETIDA AO DEPARTAMENTO DE ENGENHARIA MEC NICA DA FACULDADE DE TECNOLOGIA DA UNIVERSIDADE DE BRAS LIA COMO PARTE DOS REQUIS TOS NECESS RIOS PARA A OBTEN O DO GRAU DE MESTRE EM SISTEMAS MECATR NICOS APROVADA POR Prof Dr Carlos Humberto Llanos Quintero ENM UnB Orientador Prof Ricardo Pezzuol Jacobi CIC UnB Examinador Interno Prof Pedro de Azevedo Berger CIC UnB BRS LIA AGOSTO DE 2012 FICHA CATALOGR FICA CRUZ JUNIOR SAMUEL Desenvolvimento de uma plataforma elaborada para projetos de sistemas embarcados reconfigur veis e FPGA Distrito Federal 2012 xxi 1 210 x 297 mm ENM FT UnB Mestre sistemas Mecatr nicos 2012 Disserta o de Mestrado Universidade de Bras lia Faculdade de Tecnologia Departamento de Engenharia Mec nica 1
14. end teste not architecture Behavioral of teste not is begin D23 lt not BT12 D22 not BT13 021 lt not D20 not BT8 D19 not BT9 D24 not BT10 D25 not BT11 D26 not BT14 end Behavioral Arquivo teste not ucf Start of Constraints generated by PACE Start of PACE I O Pin Assignments NET BT7 LOC p77 NET BT8 LOC p83 NET BT9 LOC p84 NET BT10 LOC 86 BT11 LOC 087 NET BT12 LOC 069 BT13 LOC 074 BT12 LOC D19 LOC p97 D20 LOC p96 191 D21 LOC p94 022 LOC p93 023 LOC p89 024 LOC p99 025 LOC p100 026 LOC p102 ZPACE Start of PACE Area Constraints ZPACE Start of PACE Prohibit Constraints End of Constraints generated by PACE F3 C DIGO C UTILIZADO PARA O TESTE DE FUNCIONAMENTO DO ARM7 INTEGRADO AO FPGA include usercode h Usercode macros see template h include ma tgt h Target specific header file Zinclude ma sfr h Special function register bitfield macros 7 include iolpc2148 h Defines Special function registers include ma scb h include ma gpio h define 09 0x00020000 define PO 01 define LIGA FPGA JP4 void WritePort GPIO 0 0xFFFFFFFF PO 0 define DESLIGA FPGA JP4 void MA WritePort GPIO
15. i y while 1 PORT COPY BITS MA ReadPort GPIO 1 PORT COPY BITS MA ReadPort GPIO 0 1 LIGA LED1 else DESLIGA LED 1 2 LIGA LED2 else DESLIGA LED2 3 LIGA LEDS else DESLIGA LEDS 189 4 LIGA LEDA else DESLIGA LEDA4 F2 C DIGO VHDL UTILIZADO PARA TESTE DE FUNCIONAMENTO DO FPGA ISOLADO Company Engineer Create Date 14 07 00 05 16 2012 Design Name Module Name teste not Behavioral Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Comments library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following library declaration if instantiating any Xilinx primitives this code library UNISIM use UNISIM VComponents all entity teste_not is port 2 std logic BT13 std logic in std_logic BT8 in std_logic BT9 in std_logic BT10 in std logic 190 BT11 in std logic BT14 in std logic Botao in std logic vector 7 downto 0 D23 out std logic D22 out std logic D21 out std logic D20 out std logic D19 out std logic D24 out std logic D25 out std logic D26 out std logic LED out std logic vector 7 downto 0
16. a TROTE aaa l B E E T R a th m Ba T pih s s s s a e d amp 6 15 6 PCI Camada 3 e e 6e o NI 2 e PCI Camada 4 BOTTON LAYER ae ax Bep 157 C 8 PCI M SCARA SUPERIOR SILK E wl Tue PERACO Lina m L ser FI 31 E An Jes ex Seow mes A Da toy BTS ifs ams 2 i rg EE LLI LEI LEI LLI 3E isi s HT ama FHC E SX 22 E E E DIDI 158 10 M SCARA DE SOLDA INFERIOR ae reti C 11 PCI PASTA DE SOLDA SUPERIOR 159 min m mmm beraa amam NI Em m mm mm im m imi parma E 5 EE atta TI lm im nom a s m asas u mu eee my tamm 1 a EE mmmmmmm HH m L n I and f i Sin FHH EH EE LES 22 na EE EE NENE EN EH E m T
17. 162 C28 C29 C30 C31 C32 C46 C47 C48 C49 C50 C55 C56 Polarized C57 C58 30 CC1206KRX7R9BB102 1nF 1nF Capacitor C59 C73 Radial C74 C75 C76 C77 C82 C83 C84 C85 C86 C94 C95 C96 C97 C98 C33 C34 C35 C36 C37 C38 C39 C40 C41 C42 C43 C44 C45 C60 C61 C62 Polarized C63 C64 CC1206KRX7R9BB473 47nF 47nF Capacitor C65 C66 Radial C67 C68 C69 C70 Cris 072 C87 C88 C89 C90 C91 C99 C100 C101 C102 C103 C127 Polarized C104 C108 AVE104M50B12T F 0 1uF 50V 0 1uF 50V Capacitor C111 C113 Radial C136 Capacitor CC1206JRNP09BN180 18pF 18pF Semiconducto 4 C133 C134 r SIM Model Tantalum Capacitor TLJG107M006R0800 100uF Semiconducto C114 C126 100uF r SIM Model Capacitor CC1206KRX7R9BB103 0 01uF 0 01uF Semiconducto C115 r SIM Model Capacitor CC1206KRX7R9BB 152 1500pF 1500pF Semiconducto C116 C123 r SIM Model 163 Capacitor 100uF 100uF Semiconducto C119 r SIM Model Capacitor Semiconducto C120 r SIM Model Capacitor Semiconducto C121 r SIM Model Capacitor Semiconducto C125 r SIM Model Capacitor Semiconducto C131 r SIM Model CLK Dist Full Wave Diode Default Diode 02 04 05 GRM31CF50J107ZE01 L C3216X7R1C105M 0 8 5 c T c T CC1206ZKY5V7BB106 10uF 10uF CC1206JRNPO9BN100 10pF 10pF 202R18W102KV4E 1nF 2kV ICS551MLFT CLK Dist SDB104 TP Bridge SMLJ60S6
18. 58 Figura 14 Circuito de comunica o para a interface 232 59 Figura 15 Circuito de comunica o utilizando interface ARM USB 62 Figura 16 Esquem tico completo do m dulo base 7 63 Figura 17 Circuito regulador de tens o 1V2 2V5 3V3 FPGA 72 Figura 18 Circuito distribuidor de clock FPGA 73 Figura 19 Circuito implementado para mem ria externa do FPGA utilizando interface JTAG na vers o V1 1 74 Figura 20 Configura o utilizada na vers o 1 1 para comunica o PFPPGATEASH u uuu uu u 75 Figura 21 Nova configura o proposta para comunica o FPGA FLASH 76 xii Figura 22 Circuito de interface de entrada com bot es FPGA Push button 77 Figura 23 Circuito do potenci metro ligado FPGA Potenci metro P P 78 Figura 24 Circuito de interface de sa da LEDs 78 Figura 25 Esquematico do controlador Ethernet 80 Figura 26 Circuito do controlador Ethernet ligado ao FPGA 81 Figura 27 Bloco de alimenta o do FPGA
19. Quando conectado habilita se a liga o direta da Quando conectado habilita se a liga o direta da Quando os pinos 1 e 2 s o conectados utilizando se jumper habilita se a liga o direta do pino SDA 38 po memoria U3 Quando os pinos ae 3 sao conectados utilizando se jumper habilita se liga o direta do pino SDA e o conector de borda da comunica o 11 Quando os pinos 1 2 s o conectados utilizando se jumper habilita se a liga o direta do pino SCL 39 P4 Seletor com a mem ria 03 Quando OS pinos s 3 conectados utilizando se jumpers habilita se a liga o direta do pino SCL e o conector de borda da comunica o P11 Quando conectado habilita se a liga o direta da ee Quando conectado habilita se a liga o direta da fun o TXO do ARM B 6 ALIMENTA O DO FPGA 1V2 2V5 3V3 A Figura 59 mostra o posicionamento dos principais componentes que constituem o sistema de alimenta o do FPGA Fm E T A w TE ETT un k E Er 134 cn dee ul 11 iL 8418 Fer L J Ih Sid i 8 oo Ea s ga E Es eu pmi 3 EE i r Figura 59 Localiza o dos componentes do m dulo de alimenta o do FPGA Alimenta o Tabela 26 Descri o dos componentes referentes ao m dulo FPGA Alim
20. i ji E m Jp12 GND ETH EN GND ETH GND 210 gt NANA PP u x LJ 7 ten M 1 AM Wd NON ett Ae iN rv to 499 5 iv 9 XXV 93 dX3 9v 99 FIV LV XXV Li 39 SS Is es en es zs nia Pe EAR Ta a TP TA e A A 211 x ECON 7 ra Toa 212 o SJR ARM7 amp FPGA Project Dissertac Em Sheet 16 16 FPGA CORE 29 102012 Number PPPRP mE AULA 6612 JULH 981 JUL rae AL AULA ESTO AULA 581 AULA ZICO ML AULA STO JULH 81 AULA MICO JUL AULA m E AULH ESTO JULH 1810 600 JUL Aull esto AUT Jud esto Jul 0812 Loco Jul dU sto 451178 Jul dull 12 Jul Jud 0510 dull g Hnzg d 9219 Hace d oco V AMON AMOI SLID AMO NCOCO AOL 3 JP16 2V5 B3 VCCIVS DDR DDR SDRAM 213
21. 18 RMCF1206JT270R 270R 270R m R47 R53 R58 R60 R68 R74 R81 R82 R83 R2 R9 R10 R11 R12 R13 R35 Semiconductor DUE 18 MCR18EZPJ103 10K 10K R38 R44 R42 R43 R69 R70 R71 R72 R73 R3 R15 R16 R17 Semiconductor MCR18EZPJ102 R32 R33 R44 R75 R76 77 R78 R79 Semiconductor SIND RO RMCF1206JT68RO R23 R24 Resistor R25 Tappeg R8 R80 Resistor 1206 14 70 R26 R27 Resistor Resistor 2 RMCF1206JT2K00 2K 2K SEMICOMGHEION pao RAG Resistor LRC LR1206LF 01 R033 F 0 033R 0 033R Resistor R46 R50 Semiconductor R55 R57 4 RMCF1206FT49R9 49R9 49R9 ae RMCF1206JT100K 100K Semiconductor R56 Resistor 1 Jumper 3216 1206 Jumper OR Resistor R59 Semiconductor R63 R64 RMCF1206FT2K32 2K32 oras R67 Resistor ARM7 16 32 Bit Microcontroller 256KB Flash 32KB RAM LPC2146FBD64 151 7 2146 8KB USB DMA shared 2KB USB RAM 64 Lead LQFP Spartan 3E 1 2V FPGA 158 User l Os 208 Pin Pb XC3S500E Free PQFP Standard Performance Commercial 2 SM 3TW103 POT 10K 10K 2 2 1 2 1 1 1 XC3S500E 4PQG208C 500 4PQG208C 241 1025 1 5 1Mb 166 3 0 5 5V Low Power up to 1Mbps True 1 MAX3232CDWR MAX3232 MAX232 lun 05 Transceiver Using Four 0 1uF External Capacitor Volt Reg H1102NL Pulse Transf Rue Transf ENC28J60 SS ENC28J60 ENC28J60 U8 AP10
22. AD1 6 Conversor A D 1 entrada 6 Esta entrada anal gica est sempre conectada a este pino CAP1 3 Entrada Capture para Timer 1 canal 3 P0 20 Pino de prop sito geral entrada e sa da digital 1 3 Sa da Match para Timer 1 canal 3 SSEL1 Slave Select para SSP Configura a interface SSP como slave Este pino utilizado com esta fun o na comunica o SPI com o FPGA EINT3 Entrada externa de interrup o 3 P0 19 Pino de prop sito geral entrada e sa da digital MAT1 2 Sa da Match para Timer 1 canal 2 MOSI1 Master Out Slave In para SSP Sa da de dados da SSP master ou entrada de dados para SSP Slave Este pino utilizado com esta fun o na comunica o SP com o FPGA 2 Entrada Capture para Timer 1 canal 2 P0 18 Pino de prop sito geral entrada e sa da digital CAP1 2 Entrada Capture para Timer 1 canal 3 5 Master In Slave Out para SSP Entrada de dados para SPI master ou sa da de dados para SSP Slave Este pino utilizado com esta fun o na comunica o SPI com o FPGA 1 3 Sa da Match para Timer 1 canal 3 P0 17 Pino de prop sito geral entrada sa da digital CAP1 2 Entrada Capture para Timer 1 canal 2 SCK1 Serial Clock para SSP Sa da de clock para m ster ou entrada para slave Este pino utilizado P0 20 MAT1 3 SSEL1 EINT3 19 1 2 MOSIT CAP1 2 0 18 1 3 MISO1 MAT1 3 O
23. PO 17 CAP1 2 SCK1 MAT1 2 com esta fun o comunica o SPI com o FPGA MAT1 2 Saida Match para Timer 1 canal 2 P0 16 Pino de prop sito geral entrada e sa da digital 16 2 2 EINTO Entrada externa de interrup o O Este pino foi ligado direto ao FPGA de modo que ele possa interromper a execu o do ARM 2 Entrada Capture para Timer 0 canal 2 P0 15 Pino de prop sito geral entrada e sa da digital EINT2 Entrada externa de interrup o 0 Este pino foi ligado direto ao FPGA de modo que ele possa interromper a execu o do ARM AD1 5 Conversor A D 1 entrada 5 Esta entrada anal gica est sempre conectada a este pino P0 14 Pino de prop sito geral entrada sa da digital DCD1 Entrada Data Carrier Input da EINT1 Entrada externa de interrup o 1 SDA1 FC1 data input output Sa da de coletor aberto Nota N vel baixo neste pino enquanto reset faz com que o boot loader embarcado on chip assuma I O controle ap s a inicializa o Este pino est sendo compartilhado entre controlador ISP IAP e SDA1 ligado ao FPGA por meio de um seletor P3 P0 13 Pino de prop sito geral entrada e sa da digital O Este pino utilizado com esta fun o na comunica o como FPGA DTR1 Sa da data terminal ready para UAHT 1 MAT1 1 Sa da match para Timer 1 canal 1 AD1 4 Conversor A D
24. n a Hn E T t E VT bpr 99 pos m rm me m eK a F Figura 36 Regulador de tens o vermelho bateria amarelo e driver reset azul referenciados na plataforma reconfigur vel 5 1 3 M DULO DE MEM RIA DO ARM ae n es e FEI m Ns no Figura 37 Memoria ligada ao ARM referenciada na plataforma reconfigur vel 94 5 1 4 M DULO DE INTERFACES DO ARM id P dh ud Eh ve 603 LU 395 Mic A A W Figura 38 Bot es vermelho LEDs amarelo e potenci metro azul ligados ao ARM referenciados na plataforma reconfigur vel 5 1 5 M DULO DE COMUNICACAO EXTERNA DO ARM Figura 39 Da esquerda vermelho para direita laranja tem se os conectores RS232 1 RS232 2 USB e JTAG ligados ao ARM referenciados na plataforma reconfigur vel 5 1 6 N CLEO DO M DULO FPGA se Bo RA P E EEEF BRC ting 67 sar NI 1 te us Na Tic LE MEL obi je Figura 40 N cleo do m dulo FPGA referenciado na plataforma reconfigur vel 96 5 1 7 M DULO DE ALIMENTA O DO pro L ki pia Soe a u La e pa E f 2 i jJ mo imo Figura 41 M dulo de alimenta o do FPG
25. o dos projetos em produto pronto a ser testado e experimentado O AP NDICE B destinado apresenta o da plataforma f sica e seus subsistemas Engenheiro Rodrigo Willians De Carvalho Graduado no Curso de Engenharia Mecatr nica da UnB 2006 e MsC Magno Batista Corr a mestre em Sistemas Mecatr nicos pela UnB 2011 91 CAP TULO 5 TESTES REALIZADOS RESULTADOS OBTIDOS A metodologia adotada para testes da plataforma seguiu a l gica de desenvolvimento dela Por terem sido utilizados sistemas modulares desacopl veis por meio de jumpers os testes seguiram na linha de desenvolvimento deles ou seja inicialmente verifica o funcionamento do m dulo isolado quando poss vel e em seguida integra o ao restante do sistema Dessa forma poss vel realizar testes com seguran a pois evita se que eventuais falhas em um m dulo possam prejudicar todo o sistema Caso sejam identificadas falhas elas s o sanadas antes do m dulo ser integrado ao restante da plataforma A seguir ser apresentada a plataforma desenvolvida e seus principais m dulos descri o mais detalhadas sobre a disposi o dos componentes dispon vel no AP NDICE B Em seguida s o descritas todas as etapas seguidas durante a fase de testes bem como os resultados obtidos Mais detalhes sobre metodologia adotada para os testes realizados vide CAP TULO 3 Foram utilizadas diversas ferramentas de auxilio programa o e testes tanto para o AR
26. A representa o remete 3V3 ARM Apesar de serem de mesmo valor optou se por trata las de forma independente garantindo assim o total desacoplamento dos sistemas 44 Por outro lado tamb m foi inserido o regulador LM7805 para fornecer uma tens o de 5 Volts a fim de suprir eventual necessidade do usu rio de uma tens o deste valor durante a utiliza o da placa Al m disso essa tens o ainda auxilia o circuito de alimenta o por bateria descrito na sess o 4 3 1 2 a seguir Para efeitos de filtragem antes e depois de cada regulador de tens o foram inseridos capacitores que t m como fun o principal filtrar e estabilizar os sinais respectivamente de entrada e de sa da de cada regulador O dimensionamento deles seguiu a recomenda o dos fabricantes dispon vel na documenta o datasheet de cada regulador de tens o utilizado Seguindo recomenda es feitas por colegas atuantes no desenvolvimento de PCBs no mercado foram inseridos 4 capacitores de 0 1uF e um de 470uF em paralelo com a sa da da fonte de 3V3 de modo a reduzir a possibilidade de oscila o desta fonte uma vez que ela ser utilizada para alimentar o ARM Na sa da de cada regulador de tens o foi facultado ao usu rio desacoplar a respectiva alimenta o do restante do circuito por meio de jumpers O JP1 desacopla 5V e JP2 desacopla 3V3A 3 3 direcionada ao ARM Esta fun o muito til tanto no momento da montagem da placa quanto durant
27. Arranjo de Portas Programavel em Campo FCCM FPGA based custom computing machine Hardware reconfigur vel baseado em sistemas computacionais customizados FFT Fast Fourier Transform Transformada rapida de Fourier GCLK Global Clock GPP General Purpose Processors Processadores de Prop sito Geral HDL Hardware Description Language Linguagem de descri o de Hardware Inter Integrated Circuit Entre Circuitos Itegrados VO Input Output Entrada e sa da IAP In Application Programming Programac o Durante a Aplicac o IEEE Instituto de Engenheiros Eletricistas e Eletr nicos IP Internet Protocol Protocolo de Internet IP cores Intelectual Property Cores N cleos de Propriedade Intelectual ISA Industry Standard Architecture Sistema de informa es da arquitetura ISO International Standart Organization Organiza o de Padroniza o Internacional ISP In Circuit Programming Programa o no Circuito JTAG The Joint Test Access Group Grupo da Jun o de Teste e Acesso LED Light Emitter Diode Diodo Emissor de Luz MAC Media Access Control Controle de Midia de Acesso RAM Random Access Memory Mem ria de Acesso Rand mico ROM Read Only Memory Mem ria apenas de leitura PB Push Button Bot o de pressionamento ou t ctil PC Personal Computer Computador pessoal PCB Printed Circuit Board Placa de Circuito Impresso PLDs
28. Jam BL i 4 T he vu Y E das a m gt aM 990 pous j A 1 LM ore IM ma ari BuU LE Figura 53 Foto da plataforma reconfigur vel B 1 SISTEMA DE ALIMENTA O DO ARM 5V E 3V3A A Figura 54 mostra o posicionamento dos principais componentes do sistema de alimenta o do ARM 138 1 SERRE i ae 3g 1 Li i d c Wu E i rr n 1 on 8 4 2 LJ T al i TE pes poi CI ru i i i n 4 ws _ pasaj pasas PRIN PERS ps I DS Figura 54 Localiza o dos componentes do m dulo de alimenta o do ARM Alimentac o Tabela 21 Descri o dos componentes referentes ao m dulo ARM Alimenta o Lou Conector de entrada de energia Bridge Bridge Ponte de diodos para regulagem de tens o Regulador tens o 5V 1 7805 Regulator Sumber Quando desconectado isola circuito suprimento de energia em n vel de de e Disponibiliza a tens o de 5V a tens o Disponibiliza a tens o 5V Voltage Regulador de tens o que disponibiliza a tens o em Regulator 3 3V LM7833 Indica o visual de que o n vel de tens o 3 3V est ativa proveniente do regulador LM7833 Quando desconectado isola o circuito Jumper suprimento de energia
29. Quando os pinos 1 e 2 s o conectados por meio de jumper o 1 alimentado com a tens o n vel 1V2 Quando os pinos 3 e 4 s o conectados o alimentado com a tens o em n vel 2V5 Seletor de Quando os pinos 5 e 6 s o conectados o Bank1 Voltagem alimentado com a tens o em n vel 3V3 NOTA Apenas uma das configura es deve ser utilizada de cada vez Recomenda se desligar o FPGA para alterar configura es de alimenta o Quando os pinos 1 e 2 s o conectados por meio de jumper Bank3 alimentado com a tens o em n vel 1V2 Quando os pinos 3 e 4 s o conectados o Bank3 alimentado com a tens o em n vel 2V5 Seletor de Quando os pinos 5 e 6 s o conectados o Bank3 Voltagem alimentado com a tens o em n vel 3V3 NOTA Apenas uma das configura es deve ser utilizada de cada vez Recomenda se desligar o FPGA para alterar configura es de alimenta o 146 Quando os pinos 1 e 2 s o conectados por meio de jumper o Bank2 alimentado com a tens o em n vel 1V2 Quando os pinos 3 e 4 s o conectados o Bank2 alimentado com a tens o em n vel 2V5 Seletor de Quando os pinos 5 e 6 s o conectados Bank2 Voltagem alimentado com a tens o em n vel 3V3 NOTA Apenas uma das configura es deve ser utilizada de cada vez Recomenda se desligar o FPGA para alterar configura es de alimenta o B 7 M DULO DE MEMORIA PARA O FPGA FPGA MEM RIA A Figur
30. configuration tool C IAR Embedded Workbench IDE 178 XV Figura 81 Salvando arquivo de configura o IAR Embedded Workbench jpc 178 Figura 82 Ajustes finais nas linhas de c digo para programa o C IAR Embedded Workbench IDE 179 Figura 83 Configura o Flash 180 Figura 84 Configura o IMPAC TT 182 Figura 85 Criar um novo projeto no 5 183 Figura 86 Sele o do componente no 5 183 Figura 87 Criar novo c digo no ISE 184 Figura 88 Configura o final do 184 LISTA DE TABELAS Tabela 1 Vantagens comparativas entre GPPs e 7 Tabela 2 Modos de opera o do ARMWM T 16 Tabela 3 Considera es e justificativas para solu es de layout de 31 Tabela 4 Levantamento de requisitos do sistema 41 Tabela 5 Correspond ncia entre bot es de interface e pinos no ARM 49 Tabela 6 Correspond ncia entre LEDs de interface e pinos n
31. da dos manuais de utiliza o do LPC2146 para utiliza o USB A Figura 15 mostra o esquema do circuito para utiliza o da Comunica o USB 61 Figura 15 Circuito de comunica o utilizando interface ARM USB 4 3 5 MODULO PRINCIPAL DO ARM ARM CORE O m dulo ARM CORE agrega apenas os componentes puramente vinculados ao ARM essenciais para seu pleno funcionamento A Figura 16 mostra esquem tico completo dos elementos que comp em este m dulo 62 1 POOTEDOTWMI FPOLEADOPWMSTEINTO Lxx POD SC LO APO D P amp TXDLITWM4ADII KE POSREDLEWMAEINTS T IORTSLCAPIOADII POILCTSLCAPLLSCLI POILDSRIMATIOADIS pan POliDTRIMATLLADI4 Po 14DCDLEINTISDAL La POISRILEINTIADIS FOISFINTOMATI CAPII POITCAPLISCKIMATI 1 POISCAPISMISOLMATIS Lx POISMATITIMOGILCAPLZ POZUMATISXSZSELIBINTi POILTWABADISCAPIS P lLADLTCAPODMATOO P IiVEUS P ISATXGLAOGUT POXEADE LC APO DSA TOZ FO AD CAPO Lx PO 30 ADO 3 INTE C APO LEDCONKECT PIISTREACEPETU PLITTRACEPET PLI amp TRACEPETI PLISTRACEPET pay Figura 16 Esquematico completo do m dulo base AHM7 Basicamente foram inseridos dois osciladores um para o clock interno e o outro para o circuito Al m deles alguns capacitores foram utilizados pr ximos aos pinos de alimenta o para servirem de filtro contra ru dos Fazendo uma descri o seguindo o sentido anti hor rio tem se em a sequ ncia dos pinos e forma de utiliza
32. equipe de desenvolvimento Nota se a import ncia desta etapa e a necessidade que ela seja suficiente para dirimir qualquer d vida durante o desenvolvimento do sistema Uma vez estabelecidas qualquer altera o posterior poder impactar de maneira n o linear o cronograma e recursos de todo o projeto Por isso extremamente importante que esses requisitos sejam devidamente documentados e assinados por todos aqueles envolvidos na demanda e execu o do projeto partir desses requisitos parte se para a elabora o do projeto conceitual 3 2 PROJETO CONCEITUAL DO SISTEMA Em seguida deve se elaborar um esquema conceitual com todos os m dulos essenciais que constituem a solu o proposta Nesse conceito estar o os componentes b sicos para uma abordagem adequada de desenvolvimento do sistema O projeto conceitual uma representa o gr fica simplificada do que seria a solu o proposta Recomenda se a utiliza o de diagrama de blocos ou fluxograma para indicar as principais partes do projeto Este projeto importante porque possibilita visualizar de maneira direta as principais partes constituintes do sistema ou solu o a ser implementada Este conceito deve ser discutido entre os desenvolvedores e a parte demandante 26 de modo a ficar clarividente para todos os envolvidos na solu o os limites do projeto 3 3 ELABORA O DOS CIRCUITOS ELETR NICOS A elabora o dos circuitos eletr nicos a fase
33. ir guia Component library e arrastar o dispositivo LPC2148 para a rea de trabalho do programa Ao fazer isso ser aberta uma janela como mostrado na Figura 64 Para tanto ser necess rio preencher o campo de frequ ncia de clock clock frequency com o valor de 14 7256 Utilizar ponto e n o v rgula No campo User defined name basta preencher com o nome do arquivo Clicar em www nxp com 168 amma DE NE Project mb m ue u A E E _ Ut 04 Figura 64 Configura o inicial AR MakeApp Em seguida o componente apresentado na rea de trabalho do programa Pode ser observado que no lado esquerdo do programa j s o apresentadas todas as bibliotecas que a serem criadas Vide Figura 65 Fret B PITA E Pepe mag pert hini ARTI m B E B m B 1 PB B B E B S WP B E Bo Fer pegar l Figura 65 Apresenta o das bibliotecas MakeApp Em seguida deve se clicar em Project Settings e ser aberta uma nova janela a qual dever ser preenchida com a o nome do projeto ao qual as bibliotecas vinculadas b o diret rio
34. normal de programas Sistema Executa rotinas privilegiadas do sistema operacional Modo protegido para o sistema operacional 4 Tratamento de interrup es comuns Em ingl s Pulse Width Modulation 16 Tratamento de interrup es r pidas Usado para implementar mem ria virtual ou prote o de Abort Indefinido Suporta a emula o em software co processadores Ainda segundo Silvestre e Bachiega 2007 todos os perfis da arquitetura implementam a tecnologia Thumb amp de compress o de c digo O modo Thumb um modo especial que transforma o processador ARM em um CORE de 16 bits aumentando assim o espa o dispon vel na memoria de programa Essa mudan a pode ser feita em tempo de execu o dessa forma o AHM7 possui dois conjuntos de instru es um de 32 bits e outro de 16 bits O segundo conjunto mais simples que o primeiro mas continua processando dados em 32 bits Todos os registradores no modo Thumb continuam sendo acessados como 32 bits A arquitetura tamb m inclui as extens es da tecnologia NEON para aumentar o DSP Digital Signal Processor e o processamento digital em at 400 Adicionalmente ela oferece melhor suporte opera o com ponto flutuante no endere amento que a nova gera o de gr ficos 3D e jogo requisitam assim como aplica es tradicionais de controle embarcado Essa fam lia se consagrou no mercado por ter sido utilizada em v rios di
35. o conforme Tabela 14 Tabela 14 Descri o dos pinos fun o do e respectiva utiliza o na placa PINO NOME Entrada para oscilador e circuitos de geradores de 62 XTAL 1 clock interno Utilizou se um oscilador de 14 7456Mhz conforme documenta o e circuitos de refer ncia Sa da do amplificador de oscila o Utilizou se um oscilador de 14 7456Mhz conforme documenta o circuitos de refer ncia Entrada para o circuito oscilador real time clock Utilizou se um oscilador de 32 768KHz conforme documenta o e circuitos de refer ncia Sa da para o circuito oscilador real time clock Utilizou se um oscilador de 32 768KHz conforme documenta o e circuitos de refer ncia 63 SES O O ION w 51 N cO 0 RESET VREF VBAT Vada Vss Vssa 1 1 5 P1 30 TMS I O O Entrada de reset externa Um sinal baixo neste pino reinicializa o dispositivo Isso faz com que as portas de entrada e sa da bem como perif ricos assumam seu estado padr o e o processador iniciado a partir de seu endere amento 0 com histerese toler ncia 5V Este pino recebe o sinal vindo do bloco ARM Driver Reset Canal bidirecional D de dados USB Este pino recebe Canal bidirecional D de dados USB Este pino recebe Refer ncia para conversores AD e Nomi
36. o ub qua vis o computacional controle aplicado rob tica ou qualquer outro sistema que envolva a microeletr nica ligada a sistemas de controle O projeto cumpriu seu papel tanto pela obten o do produto desejado como em termos acad micos pois serviu de laborat rio de crescimento e amadurecimento de todos aqueles envolvidos em sua formula o A plataforma desenvolvida apresenta funcionalidades e propriedades nicas e importantes que n o s o encontradas na maioria dos kits de desenvolvimento dispon veis no mercado Isso faz com que ela tenha um mercado potencial no curto e m dio prazo devido r pida evolu o tecnol gica 6 2 COMENT RIOS A RESPEITO DOS OBJETIVOS ESPEC FICOS DO TRABALHO Al m do objetivo geral do projeto foram apresentadas na sess o 1 2 1 objetivos espec ficos que fazem parte do processo de desenvolvimento do todo Cada um deles foi avaliado quanto ao seu cumprimento ou n o Foi proposto selecionar dois n cleos de processamento para compor a base da plataforma de processamento de sinais de se notar que este objetivo foi integralmente cumprido vez que a plataforma conta com dois n cleos de processamento sendo um deles um LPC2146 e o outro um FPGA XC3S500E Foi proposto selecionar circuitos perif ricos para compor e dar suporte a cada um dos n cleos selecionados Este objetivo foi integralmente cumprido por meio de um levantamento de necessidades b sicas dos n cleos ARM e
37. quando vi vel os desejados Compatibilizar os m dulos elaborados com seu respectivo n cleo compatibilizar diz respeito a uniformizar por exemplo tens es e corrente em cada m dulo Configurar corretamente entradas e sa das de sinais em cada m dulo de modo a evitar eventuais sobrecargas ou curto circuitos Escolha de componentes durante a elabora o dos circuitos eletr nicos aconselh vel j fazer a escolha dos componentes junto a fornecedores Muitas vezes o valor estabelecido para o circuito n o um valor comercial e identificar isso durante a elabora o facilita propagar as mudan as decorrentes dessa altera o para o restante do sistema Escolher componentes padr o ou seja evitar escolhas muito espec ficas que possam inviabilizar atualiza es ou reprodu es do sistema Escolher componentes capazes de suprir as necessidades do sistema com margem de seguran a Verificar a disponibilidade e quantidade em estoque dos componentes para evitar atrasos na entrega Verificar a exist ncia de substitutos Compatibilizar a escolha de todos os componentes Escolha dos fornecedores existem v rios distribuidores de componentes eletr nicos no cen rio nacional e internacional vide sess o 3 4 cabe ao projetista escolher aquele que melhor pode lhe atender Recomenda se fazer uma cota o com todos e verificar as vantagens e 35 desvantagens de 6 anos o autor deste projeto trabalha a
38. rio que o projeto seja detalhadamente documentado de forma a viabilizar eventuais corre es ou aperfei oamentos muito importante que essa documenta o seja feita de forma continua e objetiva ao final de cada processo desde a fase inicial at chegar aos ltimos testes de funcionamento Essa documenta o ir compor o termo de encerramento de projeto em que o cliente ou demandante deve assinar e dar como cumpridas as obriga es inicialmente estabelecidas 3 10 CONCLUS ES DO CAP TULO Neste cap tulo foram apresentadas as metodologias utilizadas para a elabora o do projeto sele o dos componentes fabrica o de placas montagem e testes da plataforma Constatou se que diversos fatores devem ser observados em cada etapa de desenvolvimento para se conseguir resultados satisfat rios e a garantia de poss vel continuidade do projeto Durante a elabora o do esquema conceitual do sistema destaca se a constante preocupa o por utilizar subsistemas modulares Em primeiro lugar a modularidade do projeto facilita o estudo e compreens o dele por terceiros Al m disso possibilita futuros desenvolvedores utilizarem os subsistemas em outros projetos ou mesmo aperfei oar algum m dulo da plataforma ora apresentada com certa facilidade 37 Para a elabora o dos circuitos eletr nicos foram selecionadas solu es dispon veis no mercado de aux lio a projetos eletr nicos s o ferramentas CAD EDA No caso em tela foi
39. veis com microcontroladores 175 achari Settings Output Output Feio Diagnostics List Config Proce IPushButt n Leds d 3 Debug information for 5 With quntime control modules h With L O emulation modules Buffered terminal Figura 76 Configura o do projeto Linker gt Output Embedded Workbench IDE Posteriormente ir at a aba Extra output selecionar general extra output files No campo format selecionar ntel extended para a categoria Output format Em seguida selecionar Override default no campo Output file e renomear extens o do arquivo de a79 para hex gt q COMME Linker command file configuiationtool n ws Factory 1 Dagnostics Config Proce amp Lada 73 Es Figura 77 Configura o do projeto Linker gt Extra Output C IAR Embedded Workbench IDE Na aba List selecionar Generate linker listing 176 inscri o Output Extra Output dene Diagnostics Ust Config Proce E Generate n Figura 78 Configura o do projeto Linker gt List C IAR Embedded Workbench IDE Selecionar a aba Config No campo Linker command file clicar em Override default assim como em C
40. 1 entrada 4 Esta entrada anal gica est sempre conectada a este pino P0 12 Pino de prop sito geral entrada sa da digital Este pino utilizado com esta fun o na comunica o SPI com o FPGA DSH 1 Entrada data set ready para UART1 MAT1 0 Sa da match para Timer 1 canal 0 AD1 3 Conversor A D 1 entrada 3 Esta entrada anal gica est sempre conectada a este pino P0 12 Pino de prop sito geral entrada e sa da digital CTS1 Entrada clear to send para UART1 CAP 1 1 Entrada capture para timer 1 canal 1 SCL1 entrada e sa da de clock FC1 Sa da dreno aberto Este pino utilizado com esta fun o comunica o com o FPGA I O P0 10 Pino de prop sito geral entrada e sa da digital RTS1 Sa da request to send para UART1 Este pino 45 P0 15 RI1 EINTZ AD1 5 PO 14 DCD1 EINT1 SDA1 PO 13 DTH1 MAT1 1 AD1 4 u P0 12 DSR1 MAT1 0 AD1 3 I O P0 11 CTS1 CAP1 1 SCL1 utilizado com esta fun o comunica o o FPGA AD1 1 Conversor A D 1 entrada 1 Esta entrada analogica esta sempre conectada a este pino PO 9 RxD1 P0 9 Pino de prop sito geral entrada e sa da digital PO 10 RTS1 CAP1 0 AD1 2 68 PWM6 EINTS RxD1 Entrada receiver para UAHT1 Este pino utilizado com esta fun o na comunica o externa RS232 Ele tamb m compartilhado com o FPGA meio de um seletor JP7 de acordo com a nece
41. 3 1 1 Como ainda estavam totalmente desconectados ao restante da plataforma mesmo que apresentassem defeitos n o prejudicariam o restante dos componentes As tens es lidas no oscilosc pio foram exatamente como planejadas 9 5 e 3 3V Depois de constatado o seu correto funcionamento ligou se o jumper JP2 para que a tens o 3V3A chegasse ao ARMY Verificou se novamente as tens es nos pinos de alimenta o ARM7 e constatou se que estavam em n veis normais de opera o Como precau o a alimenta o da plataforma foi mantida por cerca de 10 minutos sem qualquer outro procedimento para verificar se algum dos reguladores apresentaria sinais de superaquecimento Por meio de verifica es sensitivas constatou se que n o sofriam aquecimento relevante Partiu se ent o para o processo de programa o do AHM7 5 22 TESTE DE PROGRAMA O DO ARM Os testes de programa o do ARM objetivaram a constata o de que o dispositivo estava operacional Ent o caso a equipe conseguisse carregar qualquer rotina no ARM e verificar que ele responde adequadamente aos comandos j seria suficiente para cumprir o objetivo estabelecido Optou se neste caso seguindo a metodologia de teste proposta no CAP TULO 3 por desenvolver uma rotina a qual utiliza n o apenas as funcionalidades do ARMY mas tamb m testa parte do hardware de entrada e sa da da plataforma rotina consistiu em programar o ARM para ler permanentemente as entradas associ
42. Address Resolution Protocol Esse protocolo envia sinais broadcast para todos na rede perguntando qual dispositivo possui aquele endere o Ent o dispositivo retorna uma mensagem que cont m o seu endere o MAC A partir da a camada de host network poder enviar a informa o pelo meio f sico at o dispositivo de destino Outro servi o not rio o DHCP Dynamic Host Configuration Protocol que utilizado para a configura o autom tica dos dispositivos em uma rede de tal forma que o endere o P e outras informa es sejam fornecidas assim que dispositivo ligado Para isso dispositivo envia um pacote UDP IP em modo broadcast atrav s de determinada porta O equipamento respons vel por atender a esse pedido o servidor de DHCP Este dispositivo l esse pacote 79 decidindo qual P ser assimilado esse novo dispositivo e envia essas informa es atrav s da mesma porta UDP at o cliente que realizou a requisi o A partir desse momento o dispositivo adota que o seu endere o P aquele retornado pelo DHCP server Definida a necessidade do protocolo Ethernet partiu se para a escolha do dispositivo controlador do protocolo Para valorizar trabalhos anteriormente desenvolvidos dentro do departamento de engenharia mecatr nica da UnB escolheu se utilizar o controlador ENC28J60 que j havia sido utilizado em trabalhos anteriores testado e aprovado por colegas Esse controlador desenvolvi
43. B 1 SISTEMA DE ALIMENTA O DO ARM 9V E 3V3A 138 B 2 M DULO DE MEM RIA PARA O ARM ARM MEM RIA 140 M DULO DE INTERFACES DO 0 0 0 00 01 122 141 B 4 SISTEMA DE COMUNICA AO DO ARM 142 B 5 MODULO PRINCIPAL DO ARM ARM CORE 143 B 6 ALIMENTA O DO FPGA 1V2 2V5 3V3 145 B 7 M DULO DE MEM RIA PARA FPGA FPGA MEM RIA 147 B 8 PROJETO DE INTERFACES PARA 148 B 9 PROJETO DE INTERFACES DO FPGA FPGA JTAG ETHERNET 148 B 10 M DULO PRINCIPAL DO FPGA SPARTAN 3 FPGA CORE 150 B 11 CONCLUS O SOBRE A APRESENTA O DA PLATAFORMA 151 AP NDICE APRESENTA O DOS ARQUIVOS DE LAYOUT DA PLATAFORMA E Meta CENAS DO SD RR 152 PCI RECOMENDA ES 152 C 2 PCI LAYOUT COMPLETO ul uapa ua ba A is 153 PCI PLANO DE rara 154 G4 IOP LAYER 155 5 2 GND 155 Co dJOI CAMADA SVC Cora 157 C 7 4 BOTTONLAYER 157 C 8 SUPERIOR SILK 158 C 9 DE SOLDA
44. DA PLACA DE CIRCUITO IMPRESSO O custo associado a um projeto com falhas muito alto Enquanto ainda n o fabricada a PCI o custo do projeto basicamente devido ao tempo investido dos projetistas e mudan as ainda s o facilmente incorporadas A partir do momento que se define o projeto de fabrica o da placa incorre se por consequ ncia ao custo da fabrica o compra de componentes conforme desenhos definidos montagem de componentes e homem hora para testes etc Dessa forma tudo o que puder ser feito de forma a minimizar a possibilidade de falhas no projeto precisa ser feito antes de finalizado o layout de fabrica o da placa A partir da mudan as quando poss veis s o pontuais pois todo o resto estar em fun o do hardware que a partir deste momento torna se invari vel Recomenda se a terceiriza o desta etapa por meio da contrata o de empresas nacionais especializadas 32 3 7 MONTAGEM DE COMPONENTES DO SISTEMA ltima etapa para a obten o da plataforma a montagem dos componentes na PCI Esta etapa tamb m requer m o de obra ferramental especializados Os componentes utilizados s o em sua maioria SMD surface mount device que se por um lado s o mais baratos e reduzem a densidade da placa por outro exigem ferramental pr prio para manuseio e soldagem utiliza o de t cnicas ou procedimentos inadequados durante o processo de soldagem dos componentes pode representar risco para todo
45. IAP Tabela 9 apresenta o resumo da fun o do jumper em P12 na placa para a ou de c digo 56 Tabela 9 Fun o do jumper em P12 ARM ISP IAP programa ao 4 3 4 4 M DULO DE COMUNICA O DO ARM ARM I2C Em ingl s esse protocolo denominado Inter Integrated Circuit FC em tradu o literal seria entre circuitos integrados Conforme Souza e Lavinia 2002 o padr o de comunica o possui caracter sticas bem diferentes do Este protocolo continua com o conceito de master slave entretanto ele permite o endere amento de diversos pontos da rede por meio das pr prias vias de comunica o Com isso poss vel ter um master com diversos slaves sem a necessidade de pinos de controle adicionais De fato poss vel tamb m a estrutura o de uma rede com diversos mestres comunica o feita somente em duas vias clock e data Como tamb m se trata de uma comunica o s ncrona a via de clock continua sendo indispens vel Quanto aos dados transitam em uma nica via tanto para a transmiss o quanto para a recep o Por outro lado tanto o master quanto o slave podem transmitir e receber dados mas o controle sempre do master Para evitar conflitos na via de dados serial data input output SDA os pinos s o chaveados como entrada ou sa da imp e somente o n vel baixo for ando o GND conforme a necessidade imposta pelo protocolo Por i
46. Project Navegator E 3 1 CONFIGURA O DO XILINX ISE 10 1 PARA DESENVOLVIMENTO DE SOFTWARE Ap s a correta conex o f sica da plataforma basta configurar o pacote Xilinx ISE 10 1 para come ar a programar o FPGA O pacote Xilinx ISE est dispon vel para download no pr prio site do fabricante Uma vez instalado parte se para a configura o inicial primeira coisa se fazer SE criar um novo projeto Na tela inicial clicar em File gt gt Create new project Ser aberta uma nova janela na qual ser necess rio inserir o nome do projeto e o local onde ele ser criado vide Figura 85 e clicar em Next 37 www xilinx com 182 New Project Wizard Create New Project a Enter anama end locabon for the ocan Tes C Pursloma kaha Test Select the type of source for the project Topiesel source type HEIL Mave inta 2 Figura 85 Criar um novo projeto ISE Em seguida necess rio inserir a fam lia e o dispositivo com o qual se pretende trabalhar No caso da plataforma V1 1 utilizado o SpartanSE XC3S500E no encapsulamento PQ208 Feita essa sele o conforme Figura 86 clicar em Next New Project Wizaed Device Properties q 7 thun and Tow the Property Name C a J Sopra dE Corante XC35500 Package Speed
47. Sistemas Embarcados 2 Computa o Ub qua 3 Sistemas Reconfigur veis 4 ARM7 amp FPGA I ENM FT UnB II Titulo s rie REFER NCIA BIBLIOGR FICA Cruz Jr S C 2012 Desenvolvimento de uma plataforma elaborada para projetos de sistemas embarcados reconfigur veis FPGA Disserta o de Mestrado em Sistemas Mecatr nicos Publica o ENM DM 52 12 Departamento de Engenharia Mec nica Universidade de Bras lia Brasilia DF p 1 CESS O DE DIREITOS AUTOR Samuel C sar Da Cruz J nior T TULO Desenvolvimento de uma plataforma elaborada projetos de sistemas embarcados reconfigur veis AHM7 e FPGA GRAU Mestre ANO 2012 concedida Universidade de Bras lia permiss o para reproduzir c pias desta disserta o de mestrado e para emprestar ou vender tais c pias somente para prop sitos acad micos e cient ficos O autor reserva outros direitos de publica o e nenhuma parte dessa disserta o de mestrado pode ser reproduzida sem autoriza o por escrito do autor Samuel C sar da Cruz J nior sccjunior gmail com Brasilia DF Brasil pessoas n o sabem que querem at voc mostrar a elas Steven Paul Jobs AGRADESCIMENTOS de tudo Deus que me conduz e sustenta desde o ventre de minha m e D me for a e o nimo em momentos de dificuldade e cuida dos menores detalhes em minha exist ncia Agrade o de forma muito especial ao Prof Dr Carlos Hu
48. TP Diode 1nF 2kV D3 D6 D7 D8 D9 D10 D11 D13 014 016 APL3015QBC D F01 LED INFRARED dud D17 D18 D19 D20 D21 D22 D23 GaAs LED Silicon AF Schottky Diode for High Speed owitching Silicon AF Schottky Diode Diode Diode usa 120 for High Speed Switching Receptacle Assembly 9 2 1734348 1 DB9 F DB9 F 2 DB2 Position Right Angle 1809 Low Voltage 1 PJ 031D Jack PWR Up to 12V Power Supply J2 Connector USB 1 1 Right Angle Thru 1 690 004 221 023 Jack USB USB 2 0 Hole B Type J3 Receptacle 4 Position Black 164 SS2P2L MBRM120 015 Im N 1 2 2V5 3V3 5 2 JP1 JP2 BSD CTS Header 2 Pin JP3 JP4 12 ARM Header 3 Pin JP5 JP6 JTAG JTAG Header 3 Pin JP7 JP8 ARM RTS 1X2 1X3 Dual row JP9 JP10 23 Barra de Pinos RXO RX1 2X5 2X6 Header 5 Pin JP11 JP12 SCL I2C 2X10 Dual row JP13 JP14 SDA 2 Header 10 JP15 P1 P2 SLC SPI Pin Dual row P3 P8 P9 ARM TXO Jumper Wire P10 P11 T X1 Vbat P12 Vref 1 SRR6028 5ROY indwto 12 _ MCP130T 315lI TT MCP130 315 census LN MCP1 ECS 8FA3X 500 TR 50Mhz 50Mhz 05 1 A 2004 2 4 LPS N R RJ45 RJ45 Header 8 Pin P Channel 123230 1 12323 MOSFET Q1 Q2 R1 R7 R14 R20 R21 R22 R28 Semiconductor
49. _ __ FPGATXO Serial 19 11 0 FPGARxt Serial 4 63 2 FPGATX Serial 33 62 2 FPGAINTO interrup o 46 4 2 FPGA SPI 53 SPI 56 ARM FPGATDI JIAG 207 ARM FPGA 86 188 1 ARMFPGATMS 82 15 4 3 12 DIAGRAMA DE BLOCOS DO PROJETO DE INTEGRACAO Ao final da montagem de todos os circuitos foi elaborado um diagrama de blocos para melhor visualizac o do sistema Cada ret ngulo representa um bloco ou subsistema Os ret ngulos centrais representam cada unidade de processamento AHM e FPGA Na lateral externa de cada unidade de processamento encontram se os ou m dulos que d o suporte ao respectivo n cleo O diagrama tamb m mostra os sinais de entradas e sa das de cada m dulo Cada linha ligando os m dulos representa um sinal de entrada sa da ou entrada e sa da dos m dulos O nome dado a cada linha busca remeter func o do sinal ali trafegado A Figura 33 mostra esquematicamente o diagrama de blocos do sistema 87 ARM Power Toby ARM jx T M ARM M Memoria ARM gt 0 e ARM Inerfacen sss ET TN EN ae EE RE _ 00 gt J E j gt m Wa FPGA ITAG zx FPGA SshDes M gt L A j
50. apresentam a Mecatr nica como uma linha de pensamento que combina os conceitos de mec nica eletr nica e computa o no desenvolvimento de produtos que combinem conceitos de resist ncia dos materiais comportamento t rmico mecanismos sensores atuadores controle l gica entre outros Adamowski e Furukawa 2001 Neste sentido Schweitzer 1996 apresenta mecatr nica como uma rea interdisciplinar que envolve engenharia mec nica engenharia el trica e ci ncias da computa o Por outro lado Acar 1996 a define como sendo a integra o da microeletr nica computa o e controle de sistemas mec nicos para a solu o de projeto e produtos com intelig ncia e flexibilidade Assim essa forma o interdisciplinar forma a estrutura b sica do engenheiro mecatr nico ou de controle e automa o cuja atividade mais tradicional a elabora o e desenvolvimento de sistemas embarcados 2 3 DOM TICA SISTEMAS UBIQUOS E A RELA O COM SISTEMAS EMBARCADOS est relacionada com a implementa o de solu es integradas automa o predial e residencial ou seja diz respeito computa o ub qua aplicada gest o de qualquer recurso habitacional Aiello Dustdar 2008 O termo domotica resulta da jun o da palavra latina domus que significa casa com rob tica 13 Por outro lado sistemas ub quos tamb m conhecidos por computa o ub qua diz respeito ao suporte computacional continuo e p
51. avalia o de desempenho de uma plataforma como esta pode subsidiar a elabora o de novas plataformas utilizando outros dispositivos ou novas solu es n o apenas no ambiente acad mico mas tamb m no mercado 1 6 ORGANIZA O DO TEXTO Este documento foi organizado buscando proporcionar ao leitor uma leitura agrad vel com a apresenta o das tecnologias utilizadas no projeto e desenvolvimento da plataforma reconfigur vel de controle Para apresentar estas informa es de forma organizada e met dica este trabalho foi distribu do em sete cap tulos e cinco anexos No CAP TULO 1 feita uma breve introdu o ao tema seguida da apresenta o dos objetivo e principais aspectos orientadores do trabalho Em seguida s o dadas as principais justificativas para esta escolha e finalizando com a delimita o do escopo do sistema No CAP TULO 2 apresentada a fundamenta o te rica abordada na elabora o do projeto S o apresentados os conceitos de sistemas embarcados sua evolu o em sistemas ub quos e ainda os princ pios de utiliza o e caracter sticas dos processadores voltados computa o reconfigur vel A seguir no CAP TULO 3 detalhada a metodologia elaborada tanto para o desenvolvimento do projeto como para a fase de testes Neste cap tulo mostrado em detalhes os processos que foram seguidos desde as fases de concep o do projeto desenvolvimento de circuitos confec o da placa de circuito
52. baixo consumo flexibilidade facilidade de implementa o etc Bonino Corno 2011 A plataforma ora desenvolvida apresenta se como poss vel solu o para grande parte desses sistemas pois agrega as caracter sticas mais relevantes dos sistemas embarcados 2 4 NUCLEOS DE PROCESSAMENTO Os n cleos de processamento para sistemas embarcados s o sem d vida os principais componentes f sicos dos sistemas embarcados Uma vez definido o processador conforme os requisitos m nimos do projeto os demais circuitos e componentes normalmente s o apenas acess rios para a composi o da solu o Talla John 2003 Eles podem ser classificados como de uso geral GPP quando s o constru dos para atenderem a diversos tipos de aplica es e funcionam pela execu o de um programa ou de prop sitos espec ficos ASICs Debes et al 2002 Quando de prop sito geral como o pr prio nome j sugere possui a caracter stica de disponibilizar diversas fun es implementadas em hardware as quais na maioria dos projetos nem todas s o utilizadas Ghasemi et 2003 Ent o tarefas como buscar decodificar e executar instru es pode sobrecarregar este tipo de processador Por outro lado h tamb m circuitos integrados projetados especificamente para uma ou um conjunto de aplica es 5 Application Specific Integrated Circuit que t m desempenho em execu o de tarefas superior aos de prop sitos gerais vez que s o de
53. casos nao a necessidade de configura es no hardware para que ele funcione basta conect lo a um host e o mesmo se encarrega de reconhecer a conex o el trica do dispositivo b Velocidade barramento n o se torna gargalo da comunica o entre o dispositivo e um microcomputador para o caso em quest o por exemplo c Confiabilidade os erros s o raros de ocorrer e quando ocorrem s o automaticamente corrigidos pelos algoritmos implantados com o padr o d Flexibilidade uma grande variedade de perif ricos e dispositivos ser utilizada utilizando para comunica o o padr o USB e o os custos baixos dos componentes empecilhos para os fabricantes constru rem a interface com seus produtos e criam uma vantagem para os consumidores finais f Praticidade de uso os desenvolvedores na maioria das vezes n o necessitam de escrever drivers de baixo n vel para os perif ricos que utilizam o barramento Essa nica interface permite a utiliza o de at 127 dispositivos diferentes atrav s da liga o de hubs O USB suporta barramentos com tr s velocidades de acordo a vers o da especifica o A vers o 1 0 low speed atinge taxa de 1 5Mbps A vers o 1 1 full speed atinge a taxa de 12Mbps Por fim a vers o 2 0 high speed atinge a taxa de 480Mbps No caso o LPC2146 j disponibiliza a vers o 2 0 A configura o utilizada no circuito foi extra
54. ciclos de TCK com TMS em n vel l gico alto Enquanto nesse estado se TMS estiver em n vel l gico baixo em um dado pulso de a m quina de estados entrar em Run Test ldle Os pr ximos estados ser o ent o um conjunto formado por a sele o b captura c deslocamento d pausa e fim e f atualiza o de registradores de dados ou de registradores de instru o Utilizando o material de refer ncia do kit utilizado em laborat rio bem como recomenda es do fabricante do microcontrolador foi montado um circuito para disponibilizar a interface JTAG como pode ser visto na Figura 11 54 rad Figura 11 Circuito de comunica o interface JTAG Foi disponibilizado um conector 10X2 exclusivo para a comunica o JTAG Ele est identificado na placa como P9 A Tabela 8 disponibiliza o sinal correspondente a cada pino para a comunica o externa ARM JTAG Tabela 8 Correspond ncia entre pinos e sinais no conector ARM JTAG 4 3 4 3 M DULO DE COMUNICA O DO ARM ARM ISP IAP Basicamente existem dois m todos tradicionais para se programar um ARM da fam lia LPC a utilizar a interface JTAG para descarregar o software 55 compilado ou ent o b utilizar o a interface ISP in system programming que utiliza apenas 3 vias MISO MOSI e SCK O ISP uma interface de programa o ou reprograma o de todas as mem rias n o vol teis do proce
55. come ou a ser difundida como uma solu o para o aumento de produtividade Ibrahim 2003 Ela foi criada ao longo da vida profissional de uma gera o de Time to Market tempo de coloca o do produto no mercado sem que afete o n vel de demanda e oferta do mesmo E o tempo de projeto e concep o de um produto ou servi o at a disposi o deste produto para o consumidor final 12 engenheiros que ainda est ativa integrando conhecimentos de diversas reas tradicionais como mec nica el trica e a computa o Ela prima por ser rica em aspectos tecnol gicos e inovadores Ao engenheiro eletricista especialmente ao eletr nico com vis o voltada para o desenvolvimento de placas de circuito impresso associa se o mec nico quando necess rio o conhecimento do movimento de corpos no espa o e da resist ncia estrutural do sistema sua flexibilidade e as consequentes vibra es A linguagem comum entre esses componentes o campo do engenheiro mecatr nico e finalmente o resultado de toda essa soma a vida moderna em que todos esses novos dispositivos opto eletro mecanicos j est o incorporados ao dia a dia das pessoas Ros rio 2005 A mecatr nica pode portanto ser compreendida como uma filosofia relacionada aplica o combinada de conhecimentos de reas tradicionais como a engenharia mec nica a eletr nica controle e a computa o de forma integrada e complementar ATUAL 5 4 1 Outros autores
56. da interface ADO 2 Conversor A D 0 entrada 2 Esta entrada P0 28 Pino de prop sito geral entrada e sa da digital P0 29 AD0 2 I O Este pino est sendo utilizado como uma das sa das da interface SPI P0 28 ADO 1 CAPO 2 MATO 2 ADO 1 Conversor A D 0 entrada 1 Esta entrada anal gica est sempre conectada a este pino 2 Entrada Capture para Timer 0 canal 2 2 Sa da Match para Timer 0 canal 2 P0 25 Pino de prop sito geral entrada e sa da digital 9 Po 25 ADO 4 Aout 66 ADO 4 Conversor A D 0 entrada 4 Esta entrada anal gica est sempre conectada a este pino Este pino est sendo utilizado no potenci metro Aout Sa da do conversor A D P0 23 Pino de prop sito geral entrada e sa da digital 58 P0 23 Vbus Vbus Indica a presen a de alimenta o USB Este o Co P0 22 Pino de prop sito geral entrada e sa da digital Este pino est sendo utilizado como uma das sa das da interface SPI AD1 7 Conversor A D 1 entrada 7 Esta entrada anal gica est sempre conectada a este pino 0 0 Sa da Match para Timer 0 canal 0 P0 21 Pino de prop sito geral entrada e sa da digital P0 22 AD1 7 0 0 0 I O Este pino est sendo utilizado como uma das sa das da interface SPI P0 21 PWM5 AD1 6 CAP1 3 5 Pulse width modulator sa da 5
57. dados ali armazenados Os dados s o dispon veis enquanto mantida sua alimenta o n o precisando que as c lulas que armazenam os bits sejam atualizadas A SRAM pode ser usada tanto para armazenar c digo como dados Al m da SRAM o microprocessador LPC2146 ainda disponibiliza 256K Bytes de mem ria EEPROM flash que da mesma forma que SRAM pode ser usada para armazenar c digo e dados mas com a caracteristica de n o volatilidade De modo a viabilizar projetos mais robustos especialmente voltados aquisi o an lise monitoramento e controle de dados optou se por inserir uma mem ria externa ao microcontrolador Algumas alternativas foram consideradas como por exemplo SDRAM DDR DDR2 entretanto n o foram implementadas Normalmente essas mem rias s o feitas para trabalharem em velocidades acima de 133MHz o que fica muito acima dos 60MHz que seria o limite do ARM7 utilizado Al m disso fazendo uma pesquisa de mercado pelos ingl s Static Random Access Memory Em ing s Electrically Erasable Programmable Read Only Memory ou simplesmente EEPROM E uma mem ria que tem a caracter stica de ser n o vol til preserva seu conte do mesmo na aus ncia de alimenta o com suporte a m ltiplas escritas e leituras em partes ou no todo 5 Mem ria flash um tipo espec fico de mem ria EEPROM que usa mecanismos para gravar e apagar em blocos geralmente de 512 bytes por meio da aplica o de um campo el tric
58. de configurac o onde v rios ajustes precisam ser feitos 173 No campo Category clicar em General options e na aba Target No campo Processor Variant clicar em device No seletor dropdown do campo Device selecionar o componente NXP LPC2146 No campo processor mode selecionar ARM O modo thumb serve para otimizar a mem ria de programa por m nos testes realizados n o conseguiu se implementar essa funcionalidade devido a constantes erros antes de finalizar a compila o do programa Acompanhe na Figura 73 a Fos Li inmi Wenny 2 Figura 73 Configura o do projeto General options IAR Embedded Workbench Selecionar C C Compiler no campo Category em seguida na aba Optimizations clicar em Size e selecionar a op o None Best debug suport Esta configura o usada para evitar problemas ao desenvolver o programa 1 4 Facio Figura 74 Configura o do projeto Compiler gt Optimizations C IAR Embedded Workbench IDE Clicar na aba List e selecionar Output list file e em seguida Assembler mnemonics Figura 75 Configura o do projeto C C Compiler gt List Embedded Workbench IDE Selecionar Linker no campo Category e na aba Output Format selecionar Allow C SP Y specific extra output file Este item habilita as op es da aba Extra output necess rias para gerar os arquivos hex compat
59. de dispositivos com essas caracter sticas Dessa forma o projeto ora proposto atende tanto s necessidades internas da Universidade de Bras lia quanto o mercado global de sistemas reconfigur veis Em ingl s Systems on Chip SoC Devido falta de experi ncia no Brasil e GRACO ENM no projeto de placas envolvendo GPPs e FPGAs as tarefas foram encaminhadas pelo desenvolvimento de uma metodologia de projeto de sistemas com tais caracter sticas Tendo em conta as circunstancias supracitadas a proposta deste projeto foi desenvolver primeiro uma metodologia de elabora o de solu es em PCB e utiliz la para elaborar uma plataforma para prototipagem com finalidades pedag gicas para pesquisa ou desenvolvimento de novos produtos Isso possibilita ao projetista o desenvolvimento de sistemas embarcados utilizando solu es conjuntas tanto em software usando GPPs como em hardware usando FPGAs ou hibridas As aplica es mais evidentes para a plataforma s o as dedicadas a tarefas de automa o especialmente aquelas com necessidade de controle por sistemas embarcados O projeto desenvolvido possui potencialidades pedag gicas as quais poder o ser exploradas nos diferentes cursos ministrados tanto na UnB como em outras universidades no contexto de computa o reconfigur vel no mbito dos sistemas embarcados A rob tica pedag gica j faz parte do curr culo de diversos centros de pesquisa que por meio de prot ti
60. do ARM AJIWIS LISCG0 u E O 139 Figura 55 Localiza o da mem ria m dulo do ARM Memoria 140 Figura 56 Localiza o dos componentes do m dulo de interfaces do ARM INTERFACES u u i __ 141 Figura 57 Localiza o dos componentes do m dulo ARM Comunica o 142 Figura 58 Localiza o dos componentes do m dulo principal do ARM CORE 143 Figura 59 Localiza o dos componentes do m dulo de alimenta o do FPGA 145 Figura 60 Localiza o dos componentes da mem ria do m dulo FPGA MEMON ET 147 Figura 61 Localiza o dos componentes do modulo FPGA INTERFACES TIT 148 Figura 62 Localiza o dos componentes do m dulo JTAG ETHERNE o 149 Figura 63 Localiza o dos componentes do m dulo FPGA CORE 150 Figura 64 Configura o inicial 169 Figura 65 Apresenta o das bibliotecas IAR MakeApp 169 Figura 66 Suporte documenta o IAR 170 Figura 67 Configura o de entradas sa das IAR MakeApp 170 Figura 68 Gerar todas as fun es IAR
61. futuros MicroBlaze Fonte de alimenta o Uma para toda a plataforma is independentes ama PERRON Uma DDR cada n cleo n cleo Interface com o Bot es e LEDs em cada Potenci metro usu rio n cleo Centralizada no ARM RS232 externa JTAG SPI ISP USB e Duas USB 2 0 e Ethernet Wireless Ethernet Restri es no Alimenta o por fonte fornecimento de alternada ou continua entre 9 energia e 12 NP Funcionamento residencial ou Restri es t cnicas Outras aplica es de controle predial Dimens es e N o h N o h apar ncia Portabilidade smo _ o o o 41 Qualidade Componentes e placas Sustentabilidade Componentes com certifica o RoHS Menor custo dentro dos requisitos Restri es e estabelecidos sem comprometer or ament rias qualidade e seguran a nn Os dois n cleos funcionando Os dois n cleos funcionando Crit rios de aceita o independentemente independentemente e integrados Diversos outros requisitos poderiam ser levantados entretanto considerando os objetivos deste trabalho os requisitos ora apresentados mostraram se suficientes para a elabora o da plataforma A fase de levantamento de requisitos deve ser feita a extrair o m ximo de informa es do se idealiza que o produto final deve ou n o conter Essas informa es ser o guias durante todo o desenvolvimento portanto devem ser feitas de mane
62. impresso at os testes da plataforma depois de montada O CAPITULO 4 dedicado ao detalhamento dos principais pontos concernentes s fases de projeto e desenvolvimento da plataforma Nele detalhado cada m dulo implementado fun o de cada dispositivo bem como as entradas e sa das do sistema neste cap tulo que s o apresentados todos os circuitos eletr nicos utilizados A seguir no CAP TULO 5 s o apresentados os testes realizados e os resultados obtidos Neste cap tulo detalha se a sequencia de passos adotados para a execu o dos testes prezando pela integridade de toda a plataforma S o explicados os motivos por exemplo de os testes serem conduzidos em cada m dulo separadamente e apenas depois de verificado seu correto funcionamento que feita a integra o As conclus es de todo o trabalho s o apresentadas no CAP TULO 6 bem como as sugest es de melhoria para poss veis evolu es do projeto Adicionalmente no AP NDICE A s o apresentados os circuitos el tricos desenvolvidos pelas ferramentas CAD EDA e utilizados na concep o da plataforma No AP NDICE B feita uma apresenta o da plataforma como resultado final Por meio de fotos e esquem ticos s o destacados os componentes utilizados e topologia adotada feita tamb m a descri o das funcionalidades envolvidas no chaveamento por jumpers conectores e seletores da plataforma O AP NDICE C destina se a apresentar em detalhes
63. interfer ncia eletromagn tica b n o deve ser utilizada em ambientes com temperatura abaixo de 0 C e nem acima de 50 C limites de funcionamento dos componentes utilizados c n o deve ser utilizada para fins militares paramilitares ou que envolva qualquer forma de tecnologias nucleares aeroespaciais ou armamentistas conforme termo assinado para a importa o dos componentes utilizados d plataforma deve ser alimentada com tens o continua entre 9 e 12V e corrente m nima de e a plataforma possui as dimens es de 160 X 150 X 20mm No que se refere ao ayout da placa ela possui quatro camadas sendo as intermedi rias dedicadas alimenta o GND e VCC e as de superf cie para trilhas de sinais e fixac o de componentes Finalmente o projeto n o envolve o desenvolvimento de softwares ou sistemas de controle somente a parte f sica da plataforma Os softwares que foram desenvolvidos restringem se apenas verificac o e teste do funcionamento dos componentes cr ticos da plataforma 1 5 CONTRIBUI ES DO PROJETO O produto resultante deste trabalho pode contribuir com a forma o de engenheiros durante os cursos de Engenharia Mecatr nica Controle e Automa o Ci ncia da Computa o ou outros relacionados computa o embarcada reconfigur vel Adicionalmente o mesmo agrega experi ncia ao grupo de eletr nica do na elabora o de solu es para diferentes tarefas Finalmente a
64. maior potencial no que diz respeito performance e adaptabilidade Outros nomes tamb m s o dados aos sistemas de hardware reconfigur vel CCM custom computing machine sistemas computacionais customizados e FCCM based custom computing machine hardware reconfigur vel baseado em sistemas computacionais customizados O termo computa o reconfigur vel ou l gica reconfigur vel tamb m est associado a sistemas de hardware reconfigur vel Ros rio 2005 computa o reconfigur vel tem por objetivo suprir a lacuna entre a solu o por software e a solu o por hardware atingindo desempenhos muito superiores aos obtidos por software mas com flexibilidade muito maior que a oferecida por uma solu o exclusiva por hardware Chen Chen Chen 2000 Compton Hauck 2002 et al 2005 No caso de sistemas embarcados eles possuem elevado dinamismo tecnol gico ou seja est o sujeitos a grandes varia es tecnol gicas em curto 10 opera es de ponto flutuante por segundo 20 espa o de tempo seja por demandas por novas tarefas e performances seja por disponibilidade de novas tecnologias de sensores e atuadores Restri es de recursos em sistemas embarcados acentuam a necessidade de novas ideias de projeto Neste contexto comum a utiliza o de blocos de software funcionalmente testados para acelerar o tempo de projeto de um sistema de uma interface de programa aplicada application prog
65. metro caracterizando uma entrada anal gica Para o caso do primeiro tipo de entrada optou se por utilizar cinco bot es para interface de entradas digitais Esses bot es podem ser utilizados independentemente ou em conjunto conforme a necessidade de entrada de par metros A Figura 6 mostra o circuito utilizado 48 Figura 6 Circuito de interface de entrada com bot es ARM Push Buttons A nomenclatura utilizada para cada bot o A X corresponde a bot es ligados ao ARM seguido de seu respectivo n mero sequencial sendo que cada bot o est ligado a um pino correspondente no ARM conforme a Tabela 5 Tabela 5 Correspond ncia entre bot es de interface e pinos no ARM Pino no ARM PORT P0 30 P12 P122 4 3 3 2 INTERFACE DE ENTRADA ANAL GICA ARM POTENCI METRO Para a entrada anal gica foi inserido um potenci metro de 10K O de modo dar mais versatilidade placa com uma entrada vari vel multivalorada A Figura 7 mostra o circuito utilizado para agregar o potenci metro plataforma A nomenclatura POT A corresponde a potenci metro ligado ao ARM 49 D Tub 50V Figura 7 Circuito do potenci metro ligado ao ARM ARM Potenci metro 4 3 3 3 INTERFACE DE SA DAS DIGITAIS DO ARM ARM LEDs Al m das interfaces de entrada foi implementada ainda uma interface de sa da composta por cinco LEDs Interfaces de sa da s o importantes especialmente durante a fase de desenvolvimento de nov
66. n cleos A maior quest o era saber como a comunica o deveria ser feita se necessitaria de um protocolo por exemplo 106 para que o processador e FPGA pudessem receber e interpretar os sinais trocados entre si Como ambos s o disponibilizados apenas em encapsulamento SMD torna se impratic vel uma fase de testes em protoboard por exemplo Os primeiros testes precisaram ser feitos j com a plataforma pronta Come ando pelo mais simples o primeiro teste foi utilizar uma das trilhas de liga o direta entre eles para estabelecer uma comunica o de uma via apenas Para isso foram aproveitadas as rotinas j desenvolvidas e testada em cada nucleo No ARM fez se apenas a modifica o do pino de sa da do sinal ao ser pressionado um bot o que em vez de acender um LED agora enviado para o FPGA No FPGA a modifica o consistiu apenas na mudan a do pino de entrada do sinal que antes vindo do bot o agora prov m do ARM Uma vez carregadas as rotinas nos dois n cleos verificou se que a comunica o foi estabelecida de forma direta e eficiente Destaca se ainda que o Bank O do FPGA utilizado na comunica o foi alimentado em 3 3V compatibilizando assim com o n vel de tens o utilizado em ambos os n cleos Em seguida partiu se para a configura o em que o FPGA envia o sinal para o ARM Semelhante ao que foi feito para a via nica repetiu se o procedimento para que a comunica o se estabelecesse nas duas v
67. necess rio informar o nome do projeto Localizar a pasta em que est o os arquivos gerados pelo AR MakeApp digitar o nome do projeto e clicar em OK De volta rea de trabalho do programa clicar em Project gt gt Add files Antes de adicionar os arquivos deve se permitir a escolha de todos os tipos de arquivos para isso na sele o de tipo escolha All files A seguir selecionar todos os arquivos da pasta em que IAR MakeApp gerou e posteriormente clicar em abrir Observar que o arquivo KickStartCard cstartup s79 tamb m deve ser inclu do pois sem ele compilador n o consegue compilar o programa Acompanhe na Figura 71 3 Web site www editoraerica com br gt Email sccjunior gmail com 172 Fkick Stan Card_cstartup 378 och ma adeh m v sr Figura 71 Arquivos a serem adicionados C Embedded Workbench IDE Ap s clicar em Abrir todos os arquivos ser o adicionados ao projeto e poder o ser visualizados e acessados na sess o workspace no lado esquerdo da rea de trabalho yy wees s Ql sl WARD _ 5 Wn E TRE m TY Figura 72 Arquivos adicionados e sele o do arquivo raiz C Embedded Workbench IDE O seguinte passo configurar o projeto Para tanto selecionar o arquivo raiz do projeto no caso apresentado PushButton amp LEDs Debug veja na Figura 72 e clicar em Project Options Abre se ent o uma janela
68. outro bloco que apresentado separadamente o da comunica o Esta interface compartilhada entre memoria externa ligada FPGA e tamb m o ARM para que ambos tenham mais um meio de troca de dados AS e ESA DONE to CE t ud a ar PROG B to AC3S500E PQGIOBC Figura 28 Bloco SPI do FPGA Posteriormente foram feitas as conex es referentes ao Bank 0 que corresponde borda superior do FPGA Neste bloco foram inseridas as conex es com controlador Ethernet bem como alguns pinos para comunica o o ARM via Os demais pinos em todos os Banks identificados como P Nxxx s o disponibilizados em barras de pinos para que 83 usu rio possa utiliz los como queira Figura 29 mostra a disposi o pinos do Bank 0 s g LE gt LS 851 T T y E l E e uu m i IO LOIN O GCLKT 1102 D GCLK10 IO LION Q GCLK11 IO Hr E H Lag 274195 2 Pomar m 22 4122 D 2 40 Tax ad 214203 10_L16P_0 IO LIEN fo ACISSODE S PAUTA OEC Figura 29 Bloco Bank 0 do FPGA dos O Bank 1 situado na borda direita do dispositivo pode ser inteiramente utili
69. primeiro composto por um processador ARM7 para servir como n cleo principal de gerenciamento do sistema O segundo integrando uma unidade reconfigur vel FPGA que pode ser dedicado ao processamento de sinais uma vez que isso requer maior capacidade computacional A sele o de qual ARM7 e qual FPGA utilizar acompanhou as caracter sticas t cnicas dessas unidades de processamento e em parte algumas ferramentas dispon veis em laborat rio para testes Pelo aspecto t cnico o se mostrou bastante satisfat rio fim desejado Sem d vida ele uma boa escolha para as finalidades de controle devido s op es de interface performance e pre o que equivalente a alguns microcontroladores de 8 bits Como ARMY n o produzido por apenas um fabricante ent o optou se por utilizar os C s do fabricante NXP pelo fato de 39 haver no laborat rio alguns kits de desenvolvimento utilizando ARM7 da fam lia LPC2000 desse fabricante estando dispon vel toda a documenta o de apoio Al m disso o valor dele equivalente ou em alguns casos inferior aos dos concorrentes Definido o ARM a segunda etapa foi a sele o do FPGA Seguindo o mesmo racioc nio da sele o do ARM optou se por escolher um dispositivo que atendesse s demandas do projeto e de prefer ncia que fosse utilizado nos laborat rios da UnB para poder aproveitar o conhecimento e experi ncia acumulados ao longo dos anos Como resultado optou
70. que se segue defini o do projeto conceitual A execu o dessa tradu o dos m dulos representativos em sistemas el tricos e eletr nicos deve ser feita com base na teoria de eletr nica microeletr nica documenta o dos componentes notas de aplica o dos fabricantes e experi ncia da equipe t cnica A elabora o desses circuitos pode ser bastante facilitada pela utiliza o de ferramentas CAD EDA que servem para auxiliar os projetistas de circuitos Como exemplo pode se citar o software Altium Designer que conta com ferramentas de auxilia elabora o de circuitos esquem ticos el tricos e eletr nicos projeto da placa de circuito impresso e ainda com a representa o 3D da solu o Esta ferramenta possibilita que o projetista tenha sua disposi o todos os meios necess rios para explorar as mais diversas t cnicas e tecnologias de projeto de sistemas eletr nicos Al m de poder fazer uso de uma imensa e vasta biblioteca de componentes e dispositivos que j s o disponibilizados no pacote de ferramentas do software poss vel ainda criar novos componentes assim como novas bibliotecas pr prias as quais podem ser vinculadas a um projeto espec fico 3 4 SELE O E COMPRA DE COMPONENTES DO SISTEMA Todos os componentes devem ser selecionados durante a fase de projeto levando se em conta os projetos de circuitos elaborados e qualidade exigida em cada projeto Uma vez definido o valor ou caracter stic
71. ria c ARM Interfaces e d ARM Comunica o J o FPGA apoiado pelos seguintes m dulos a FPGA Alimenta o b FPGA Mem ria FPGA Interfaces e d FPGA Comunica o Al m desses os controladores mant m canais para comunica o entre si para troca de informa es e dados isso faz com que cada n cleo seja visto tamb m como um m dulo do outro 4 1 LEVANTAMENTO DE REQUISITOS 40 Durante a fase de levantamento de requisitos foram estimadas as caracter sticas principais que o sistema de modo a subsidiar o restante do processo de desenvolvimento Para isso foram feitas reuni es entre os membros da equipe brainstorming entrevistas com colegas atuantes no mercado e coleta de opini es de especialistas O resultado de toda essa discuss o pode ser visto na Tabela 4 Tabela 4 Levantamento de requisitos do sistema Requisitos Necess rios Desej veis Elaborar um sistema Formaliza o de uma metodologia Objetivo do projeto embarcado reconfigur vel de elabora o de sistema operacional embarcado Aplica o Sistemas dom ticos Sistemas Embarcados Geral Utilizador T cnicos e tecn logos P blico Alvo Atividades pedag gicas Pp Elm GPP ss fabricante do RealTime Cock Sm f o Modos de economia MD Utiliza o de n cleo reconfigur vel Restri es quanto ao N o fabricante do FPGA Quantidade m nima 100K 500K de Gates s Projetos
72. sa da do buffer associado ao respectivo banco Dessa forma todas as conex es de cada banco devem ser feitas utilizando a mesma voltagem A Tabela 15 apresenta o resumo das tens es utilizadas Tabela 15 Resumo das voltagens de alimenta o da Spartan 3E FPGA Entrada de er Voltagem E Descri o alimenta o nominal Voltagem de alimenta o do n cleo interno Alimenta Vccint todas as fun es l gicas internas como CLBs bloco de 12V RAM e multiplicadores Entrada do circuito Power On Reset POR Voltagem alimenta o auxiliar Alimenta os gerenciadores de clock digitais DCMs drivers diferenciais pinos de configura o dedicados interface JTAG Entrada do circuito Power On Reset POR Alimenta a sa da dos buffers das entradas e sa das do Livre escolha Banco 0 O Banco O situa se na borda superior do 3 3V 2 5V ou FPGA 1 2V Alimenta a sa da dos buffers das entradas e sa das do Banco 1 O Banco 1 situa se na borda direita do FPGA Livre escolha Quando em modo flash paralelo utilizando interface 3 3V 2 5V ou Byte Wide Peripheral Interface deve ser conectado 1 2V com a mesma voltagem que a Flash PROM Alimenta a sa da dos buffers das entradas e sa das do Banco 2 O Banco 2 situa se na borda inferior do FPGA Livre escolha Conectar com a mesma fonte de voltagem que a fonte 3 3V 2 5V ou de configurac o do FPGA Entrada do circuito Power 1 2V On Reset
73. terminal 12 e o bot o adicionado do conector por estarem diretamente relacionados Posicionar o terminal de sa da da comunica o SP na borda da placa Utilizar barramento 3x2 Inserir a nomenclatura da comunica o JTAG no terminal de sa da P9 Compatibilizar a pinagem do conector P9 atualmente dedicado comunica o JTAG o padr o utilizado pelas plataformas de programac o via cabo USB da Xilinx Vide sugest o na Figura 50 115 1 3 5 1 9 Header 3X2 Figura 50 Conectores padr o Xilinx para comunica o JTAG n Modificar os terminais de comunica o Serial e conforme o padr o utilizado pela plataforma Xilinx USB o Alterar a nomenclatura no projeto esquem tico e na PCI dos pinos 5 no ARM7 de RTXCx para p Aumentar a quantidade de pinos disponibilizados desenvolvedor mesmo que compartilhados com outras fun es q Posicionar o conector P18 na borda da placa de modo a facilitar a utiliza o dos pinos r Tornar o terminal DB9 1 como o principal para a grava o 5 Adicionar mais um MAX3232 e fazer com que tanto terminal DB9 1 como o DB9 2 funcionem no modo full duplex sem a necessidade de jumpers Melhorias nos circuitos relacionados ao m dulo FPGA a Verificar a necessidade de atualizar o FPGA b Modificar o circuito de alimenta o do FPGA pois mosfet Q1 512323 est com os pinos 2 e 3
74. utilizado o Altium Designer vers o 6 9 Na sele o de componentes ressalta se a preocupa o na escolha de componentes fundamentada na tradi o dos fabricantes disponibilidade facilidade de aquisi o confiabilidade volume em estoque custo total e compromisso ambiental A sele o adequada de componentes garante maior facilidade para a manuten o da plataforma confec o de novas unidades ou mesmo as melhorias a partir do projeto base No processo de fabrica o das placas de circuito impresso foram vistas diversas quest es que influenciam fortemente o funcionamento e desempenho do projeto independente da exatid o dos circuitos eletr nicos S o fatores como posicionamento de componentes vias espessura de trilhas condutoras posicionamento e layout das trilhas al m da composi o da placa de circuito impresso Foi visto tamb m que apesar das ferramentas CAD EDA disponibilizarem mecanismos automatizados de projeto a experi ncia do projetista fundamental no momento revisional Por fim a defini o de uma metodologia para a fase de testes importante para que eventuais falhas nos subsistemas ou m dulos de projeto possam ser identificados e corrigidos sem colocar em risco o restante da plataforma O teste de cada subsistema possibilita verificar o adequado funcionamento de cada bloco e ap s a integra o fazer a mesma verifica o para o conjunto da plataforma Todo o processo metodol gico elaborado para
75. vel voltada para p blico acad mico de automa o e controle ou desenvolvedores de novos produtos ligados automa o Adicionalmente tamb m foi proposta a elabora o e aplicada uma metodologia de desenvolvimento e testes para o sistema Essa metodologia ir auxiliar novos desenvolvimentos dentro e fora do GRACO UnB plataforma desenvolvida cumpre seu papel de independ ncia de seus dois n cleos ARM7 e FPGA mas tamb m possibilita a interconex o entre eles depender da necessidade do desenvolvedor Pelo aspecto t cnico o se mostrou bastante satisfat rio fim desejado Ele possui v rias op es de interface e comunica o externa apresenta alto desempenho e pre o que equivalente a alguns microcontroladores de 8 bits ARM escolhido possui 32 A maioria das propriedades do ARM foram exploradas e utilizadas Optou se por concentrar a maior parte das funcionalidades da plataforma no ARM de modo que o componente de hardware reconfigur vel fique praticamente a disposi o do utilizador da plataforma escolha do ARM7 remete tradi o de um componente que j vem sendo utilizado largamente em equipamentos de utiliza o em massa comprova o frente ao mercado da combina o favor vel entre qualidade desempenho e pre o A escolha do FPGA incorpora ao projeto uma tecnologia mais recente possibilitando uma solu o baseada em hardware De fato sistemas 110 embarcados est o c
76. xim viria cerco ferit que nho silem re Ay Figura 14 Circuito de comunica o para a interface RS232 ARM 59 Cada UART disponibiliza um canal para transmiss o e um para recep o de dados Utilizando esse par de canais poss vel usar a RS232 na configura o half duplex ou seja os dispositivos transmissor e receptor s podem trocar dados de maneira intercalada utilizando uma transmiss o unidirecional A Tabela 11 mostra os sinais utilizado na comunica o RS232 half duplex Tabela 11 Correspond ncia entre pinos e sinais da comunica o 5232 half duplex ARM Sinal Nome Fun o _ ARM PORT DB9 F Transmitter output Data Transmiss o de dados 19 0 0 3 DB2 RxDO Receiver Input Data Recep o de dados 21 PO 1 2 DB2 3 DB Para cada par de sinais TxD e RxD foi utilizado um circuito para montar uma sa da RS232 Half Duplex Cada sa da dessas corresponde a um conector DBO0S identificados na placa como DB1 e DB2 Entretanto foi implementada ainda uma estrutura que d ao usu rio a op o de usar uma RS232 Full Duplex apenas no conector DB2 em vez de duas Duplex A conex o Full Duplex requer duas vias para transmiss o e duas vias para recep o Para tanto as vias HxT1 TxD1 foram compartilhadas no DB2 por meio de dois jumpers JP10 e JP11 respectivamente Assim a linha de dados passa funcionar como CTS e o TxDO passa a funci
77. 0 0x00000000 P0 0 define LIGA LEDS void WritePort GPIO 1 0xFFFFFFFF D9 DESLIGA LEDS void MA WritePort GPIO 1 0x00000000 D9 union port struct unsigned int 21 unsigned int BIT21 1 unsigned int BIT22 1 unsigned int BIT23 1 unsigned int BIT24 1 Lixo unsigned int BIT25 1 unsigned int 6 E struct unsigned int BITS 1 192 _ Zdefine BOTAO 1 PORT COPY BIT21 union portO struct unsigned int 1 unsigned int BIT1 1 unsigned int 28 Lixo unsigned int BIT30 1 unsigned int 1 struct unsigned int BITS O union porto PORT COPY 0 Zdefine BOTAO 0 PORT COPY O BIT1 define BOTAO 6 PORT COPY 0 void main void MA Init SCB MA Init GPIO while 1 PORT COPY BITS 1 MA ReadPort GPIO 1 PORT COPY O BITS 0 HeadPort GPIO 0 1 LIGA FPGA JP4 else DESLIGA FPGA JP4 Se apertar o btn1 liga FPGA 0 LIGA LEDS else DESLIGA LEDS Se receber FPGA liga led 1 4 C DIGO VHDL UTILIZADO PARA O TESTE DE FUNCIONAMENTO DO FPGA INTEGRADO AO ARM Engineer Create Date 14 07 00 05 16 2012 Design Name Module Name teste not Behavioral Project Name Target Devices Tool versions Description Dependencies Revision Revision 0 01 File Created Additional Co
78. 09 Second International Conference on Anais maio 2009 YIU J CHAPTER 18 Porting Applications from the ARMY to the Cortex M3 In The Definitive Guide to the ARM Cortex M3 Second Edition Oxford Newnes 2010 p 283 289 125 AP NDICE A CIRCUITOS ELETR NICOS VERS O 1 1 seguir s o apresentados todos os circuitos elaborados para a confec o da plataforma 1 Fonte de Alimenta o 1 1 1 Ravine cd M dulo ARMY Alimenta o am Sab ne m Dm m i J a E 1 5 i luF 0 Power Supply 3V3 Reset Dover AE MT lack PWR Up 12V 126 2 Mem ria copper 127 ARM Interfaces seoepiequr WM E 128 4 ARM Communication mi lil po ONPE A 3 ai Momo EU FOE A E CECSM 129 0 1 ARM CORE L ni 0 EL AE ELI 130 A 5 FPGA Fonte de alimenta o Clock amp Clock D stribator o Module FPGA Alimenta Tile 1 1 B F Ru pae 131 A 6 FPGA Mem ria JTAG Es El sh FROM db 1 9 shopa f E
79. 1HCLKS i r IO 3 LHCLKS HI ET IO LION 3 LHCLK7 an 10 LIP 3 dm 3 10 112 3 a IO LI3P em IO LI3N IO Llap a 3 gt IO 3 IO LI5P 3 HH IO LI3N 3 IO 1160 3 1165 n SPET TE VC3S830DE IPCRTIORC Figura 32 Bloco Bank 3 do FPGA 85 4 3 11 PROJETOS DE INTEGRACAO ENTRE OS SUBSISTEMAS ARM FPGA Ap s a montagem individual do processador ARM do FPGA e respectivos m dulos restou ent o fazer a conex o entre os dois n cleos de processamento Pelo fato de os componentes utilizados serem SMD os primeiros testes de integra o s foram poss veis de serem realizados ap s a plataforma pronta Com isso a equipe do projeto n o sabia de antem o como essa integra o funcionaria se precisaria de alguma interface de comunica o se precisaria utilizar algum protocolo ou se funcionaria de maneira direta conex o pino a pino Pela duvida optou se por realizar a conex o pino a pino utilizando as sa das destinadas comunica es via protocolo RS232 SPI e JTAG Dessa forma caso a comunica o n o funcionasse ter se ia a op o de test la via protocolos Conforme j descrito todos os Banks do FPGA podem ser alimentados com tens es de 1V2 2V5 e 3 3V Alimentando os com 3V3 torna a comunica o compat vel em n vel
80. 84D50L 13 LM7805 LM7805 volage Regulator AP1084D33L 13 LM7833 Regulator Crystal Oscillator 3rd 1 ECS 147 4 20 7SX TR 14 7456Mhz 14 7456Mhz Y1 In Line Lead Version Crystal 1 ECS 327 6 17X TR 32 768 32 768KHz Oscillator 3rd Y2 In Line Lead Version Crystal ABLSG 25 000MHZ D Oscillator 3rd 2 Y F T vim Line eai s Version 167 AP NDICE E DESCRI O DE COMO CONFIGURAR AS FERRAMENTAS DE PROGRAMA O UTILIZADAS NA PLATAFORMA RECONFIGUR VEL Pelo fato de a plataforma agregar duas arquiteturas distintas de processamento isso faz com que sejam necess rios dois procedimentos independentes de programa o e grava o A seguir s o apresentados os procedimentos necess rios para a programa o do 7 do FPGA Vale destacar que os procedimentos descritos e ferramentas utilizadas n o s o exclusivas e nem mesmo nicas Outras metodologias compat veis com as arquiteturas AHM7 e SPARTAN 3E podem ser utilizadas PROCEDIMENTO PARA PROGRAMA O DO ARM7 fabricante do ARMY utilizado NXP possui um conjunto de ferramentas para facilitar a programa o de seus dispositivos Essas ferramentas foram utilizadas e podem ser encontradas no site do fabricante E 1 1 UTILIZANDO O IAR MAKEAPP Inicialmente utilizou se o programa AH MakeApp Vers o 4 01B para criar as bibliotecas do dispositivo que ser o utilizadas durante a elabora o do projeto Ao abrir o programa
81. A referenciado na plataforma reconfigur vel 5 1 8 M DULO DE MEM RIA EXTERNA DO FPGA E Pry 55 1a au iir rai ias wjf um 1 a 7 me imo Figura 42 M dulo de mem ria externa do FPGA referenciada na plataforma reconfigur vel 97 5 1 9 M DULO DE INTERFACES pP Ei PN yi E 8 M me H 1 gt T taki us jD 5 pon Figura 43 Bot es vermelho LEDs amarelo e potenci metro azul ligados ao FPGA referenciados na plataforma reconfigur vel 5 1 10 M DULO DE COMUNICA O EXTERNA DO FPGA ETA E RE 35 Boum Figura 44 Conectores ethernet vermelho e JTAG amarelo ligados ao FPGA referenciados na plataforma reconfigur vel 5 2 TESTE DE HARDWARE O primeiro teste a que a plataforma foi submetida consistiu na verifica o da boa condutibilidade das trilhas reas de isolamento clearance assim como aus ncia de curtos circuitos na placa de circuito impresso Este teste foi realizado assim que a placa foi impressa e finalizada pela pr pria empresa fabricante da PCI O teste precisa ser realizado na placa crua ou seja antes mesmo de serem fixados os componentes Dessa forma caso haja algama anomalia ou conex o com defeito poder o ser identificados antes da montagem da plataforma Ess
82. ALIMENTA O PARA O ARM ARM 9V 5V E 3V3A Este circuito o regulador de tens es que alimenta principalmente o Figura 2 mostra o esquem tico do circuito regulador de tens es de 9V 5V e 3V3 a partir de uma alimenta o de entrada entre 9 e 12Volts continua ou alternada Figura 2 Circuito regulador de tens o 9V 5V e 3V3 ARM O circuito regulador de tens o constitu do inicialmente por um circuito retificador de onda completa implementado por meio de uma ponte de diodos Este um circuito muito utilizado em projetos de microeletr nica pois permite obter uma tens o continua caso a alimenta o de entrada seja alternada Como resultado a alimenta o de entrada na placa pode ser tanto com tens o cont nua como alternada Os reguladores de tens o suportam tens o de entrada de at 25 Volts rms entretanto para que eles trabalhem adequadamente nessa voltagem seriam necess rios dissipadores de calor em cada um deles pois seriam submetidos a temperaturas muito elevadas podendo assim influir no funcionamento de outros componentes Dessa forma optou se por limitar a tens o de entrada em 12V Uma vez garantida a alimenta o de entrada conforme especificado bastou inserir um regulador de tens o LM 833 para obter a alimenta o adequada ao ARM 3 3 Volts indicada no circuito como Esta nomenclatura foi adotada para diferenciar da alimenta o do FPGA 3V3 que ser descrita adiante
83. AMA O DO 103 IX 5 4 TESTE DE INTEGRA O COMUNICA O ENTRE ARM O FPGA a e E 106 5 5 CONCLUS ES DO CAP TULO ii 108 CAP TULO 6 CONCLUS ES 110 6 1 CONSIDERA ES GERAIS 110 6 2 COMENT RIOS A RESPEITO DOS OBJETIVOS ESPEC FICOS DO TRABALHO uuu SS Sd E Suman las 112 6 3 SUGEST ES PARA TRABALHOS 114 REFER NCIAS BIBLIOGR FICAS 119 AP NDICE A CIRCUITOS ELETR NICOS VERS O 1 1 126 A 1 FONTE DE ALIMENTACAQO nnns nnne 126 A2 ARM MEMORIA 127 ARM INTERFACES I 128 A4 _ARPM COMMUNICATION u raian 129 A 5 FPGA FONTE DE ALIMENTAQAO 131 FPGA MEM RIA JTAG 132 A FJFFPGOA N RAO E O a 133 AOS PRGA COMUNICACAC 134 A FPGA 135 10 136 AP NDICE APRESENTA O DA 137
84. FPGA em conjunto com projetos de automa o padr o que podem vir a ser implementados utilizando a plataforma Como resultado foram elaborados os seguintes m dulos cada um suprindo o respectivo n cleo a fonte de alimenta o b mem ria externa c interfaces com o usu rio e d o de comunica o utilizando os mais diversos protocolos Foi proposto elaborar circuitos eletr nicos constituintes de cada n cleo separadamente Este objetivo foi integralmente conclu do por meio do design dos circuitos eletr nicos de todos os m dulos constituintes da plataforma Os testes realizados mostraram que os dois n cleos podem funcionar independente um do outro contando inclusive com fonte pr pria de alimenta o 112 Foi proposto elaborar mecanismos para a integra o dos dois n cleos Este objetivo foi cumprido ao utilizar diversas vias de comunica o entre os dois n cleos Alguns protocolos como o Serial FC e SPI foram utilizados al m de deixar alguns pinos dispon veis tanto no processador ARM quanto no FPGA para que possam ser interconectados da forma que melhor atender s necessidades do projetista Os testes realizados mostraram que os dois n cleos podem ser integrados por meio das vias de direta entre eles A comunica o pode ser feita nos dois sentidos ARM para FPGA e FPGA para ARM de maneira direta e objetiva sem qualquer interface especial Deve ser observado apenas a correspond ncia entre a
85. FPGAs que venha fornecer elementos pr ticos e experi ncia equipe do GRACO UnB 4 Sele o de perif ricos para suporte cada um dos n cleos selecionados 5 Elabora o dos circuitos eletr nicos constituintes de cada nucleo separadamente 6 Encontrar um meio adequando de estabelecer a comunica o entre o GPP e o FPGA 7 Sele o dos componentes tendo como refer ncia os requisitos de qualidade flexibilidade desempenho baixo custo e sustentabilidade ambiental 8 Elabora o do ayout da placa de circuito impresso 9 Confec o da placa de circuito impresso conforme layout elaborado 10 Montagem dos componentes na placa de circuito impresso 11 de testes de hardware e avaliac o de desempenho 12 de testes com softwares e avaliac o de desempenho 13 Avalia o de potencialidades da plataforma reconfigur vel e sua utiliza o como sistema embarcado 14 Sugest o de poss veis melhorias para projetos derivados 1 3 JUSTIFICATIVA Sistemas reconfigur veis est o deixando de ser mais uma op o de projeto e est o se tornando uma necessidade para projetos embarcados Hartenstein 2006 Eles possuem vantagens comparativas em rela o a plataformas baseadas unicamente em GPP especialmente em termos de consumo de energia flexibilidade e performance Correia 2007 O dom nio dos sistemas computacionais tradicionais baseados na arquitetura de von Neumann gradua
86. M quanto para o FPGA Todos os procedimentos de configura o de cada uma dessas ferramentas est o descritos no AP NDICE E Os c digos de programa o utilizados est o dispon veis no AP NDICE F 5 1 APRESENTA O DA PLATAFORMA De forma a ilustrar os resultados alcan ados ao longo do trabalho a seguir s o apresentados de forma resumida a plataforma em como o posicionamento dos principais m dulos de cada n cleo 92 sono a p F aj a 14 8 We Es ur Ep anm E eens san ae af Lon LOU aer bm e i T iq w m w E i r i 1200509 poe i i ana imas MA CIT fata B Figura 34 Foto da plataforma reconfigur vel montada pronta para testes 5 1 1 NUCLEO DO M DULO ARM T y B XL a l 1 i TITI 52 Amo ow Re B s LT 7 45 673 cup ada was E E pp 93 Figura 35 N cleo do m dulo ARM referenciado na plataforma reconfigur vel 5 1 2 M DULO DE ALIMENTA O DO ARM LE und p E k Ea tt 55 T 3
87. OJETO I 8 1 6 ORGANIZA O DO TEXTO ee 8 CAP TULO 2 FUNDAMENTA O TEQORICA 11 21 SISTEMAS EMBARCADOS 11 2 2 CONTROLE E NO CONTEXTO DE SISTEMAS EMBARCADOS certes tmt same tede e tu orc 12 2 3 DOM TICA SISTEMAS UBIQUOS E A RELAC O COM SISTEMAS EMBARCADOS ion SET 13 24 N CLEOS 2 52 15 2 5 MICROCONTROLADORES ARM7 UTILIZADOS NA PLATAFORMA 16 2 6 RECONFIGUR VEL BASEADA EM FPGAS 19 27 CONCLUS ES DO raaa a anaa Lanan Laaa anaana a nan 23 CAP TULO 3 PROPOSTA DE METODOLOGIA PARA A ELABORA O E TESTES PCI secccscccsseessccssessseeescssssssensusssssnssecsusssesensecnassnseesscensesnses 25 3 1 LEVANTAMENTO DE REQUISITOS 25 3 2 PROJETO CONCEITUAL SISTEMA 26 3 3 ELABORA O DOS CIRCUITOS ELETR NICOS 27 3 4 SELE O E COMPRA DE COMPONENTES DO SISTEMA 27 35 PROJETO DA PLACA DE CIRCUITO 0 28 3 6 MANUFATORA DA PLACA DE CIRCUITO IMPRESSO 32 3 7 MONTAGEM DE COMPONENTES DO 51 33 3 8 METODOLOGIA DE TESTE DO SISTEMA PROJETADO
88. ONAMENTO DO ARM7 INTEGRADO AO FPGA eere 192 4 C DIGO VHDL UTILIZADO PARA O TESTE DE FUNCIONAMENTO DO FPGA INTEGRADO AO ARM 193 AP NDICE CIRCUITOS ELETR NICOS VERS O 1 2 196 LISTA DE FIGURAS Figura 1 Esquema conceitual da plataforma reconfigur vel de controle 43 Figura 2 Circuito regulador de tens o 5V e 3V3 ARM 44 Figura 3 Circuito de alimenta o utilizando bateria ARM Bateria RTC Errata a tens o deve ser de 3V3 e n o 3V6 indicado no circuito 46 Figura 4 Circuito gerenciador de reinicializac o do ARM ARM Driver Reset Figura 5 Circuito para mem ria externa do ARM ARM Mem ria 48 Figura 6 Circuito de interface de entrada com bot es ARM Push Buttons 49 Figura 7 Circuito do potenci metro ligado ao ARM ARM Potenci metro 50 Figura 8 Circuito de interface de sa da com LEDs ARM LEDs 50 Figura 9 Circuito de comunica o para interface ARM SPI 52 Figura 10 Gr fico representativo de interconex o de dispositivos utilizando 5 54 Figura 11 Circuito de comunica o interface JTAG 55 Figura 12 Circuito de comunica o para a interface ARM ISP IAP 56 Figura 13 Circuito de comunica o para interface ARM I2C
89. Programmable Logic Devices Dispositivos de l gica program vel PLL Phase Locked Loop Volta de fase travada XX Power On Reset Reset de Inicializa o PWM Pulse With Modulation Modula o por Largura de Pulso RISC Reduced Instruction Set Computer Computador com Instru es Reduzidas SoC System on Chip Sistema em Chip RS Recommended Standard Padr o Recomendado RTC Real Time Clock Rel gio de Tempo Real SCL Serial Clock SDA Serial Data SMD Surface Mount Device Dispositivo para Montar em Superf cie SRAM Static Random Access Memory Mem ria Est tica de Acesso Rand mico Serial Peripheral Interface Bus Interface Serial Perif rica TAP Test Access Port controller Controlador de Teste de Acesso de Porta TIC Tecnologias da Informa o e Comunica o TLR Test Logic Reset Time to Market Tempo at o Mercado UART Universal Asynchronous Receiver Transmitter Transmissor e Receptor Ass ncronos Universais UDP User Datagram Protocol Protocolo de Datagrama de Usu rio USB Universal Serial Bus VHDL Very Hight Description Language Linguagem de Muito Elevada Descri o XXI CAP TULO 1 INTRODU O automa o j se tornou essencial para a sociedade contempor nea Nos ultimos anos houve um desenvolvimento intenso da eletr nica computa o e sistemas mec nicos de precis o que difundiram amplamente os di
90. RFACES DO ARM A Figura 56 mostra o posicionamento dos dispositivos de interfaces bot es LEDs e potenci metro ligados ao ARM Figura 56 Localiza o dos componentes do m dulo de interfaces do ARM INTERFACES Tabela 23 Descri o dos componentes referentes ao m dulo ARM INTERFACES 2 6 Push Button Interface de bot es com o usu rio LED6 LED10 Interface de LED com o usuario 141 B 4 SISTEMA DE COMUNICA O DO ARM Figura 57 mostra o posicionamento dos conectores e principais componentes de comunica o ligados ao ARM K m E mw Figura 57 Localiza o dos componentes do m dulo ARM Comunica o Tabela 24 Descri o dos componentes referentes ao m dulo ARM Comunica o Conector de sa da do protocolo SPI Normalmente fechado Dependendo do ARM a ser 19 JP12 Jumper utilizado pode ser que seja necess rio utiliz lo aberto 20 P9 JTAG Conector de sa da do protocolo JTAG ISP IAP Conector de sa da do protocolo ISP IAP Conector de sa da do protocolo MAX3232 Circuito integrado gerenciador do protocolo RS232 24 DB1 DB9F Primeiro conector de sa da do protocolo RS232 Utilizado apenas para a comunica o half duplex 142 Segundo conector de sa da do protocolo RS232 25 DB2 DB9F Pode ser utilizado tanto como half duplex como full duplex dependendo da combina o dos jumpers JP10 e JP11 Utiliz lo fechado quando nec
91. TENSTEIN R Basics of Reconfigurable Computing Designing embedded processors a low power perspective p 451 2007 HUBNER J et al Efficient data averaging for spin noise spectroscopy in semiconductors Applied Physics Letters v 97 n 19 p 192109 192109 3 nov 2010 IBRAHIM M Y Myth and reality of mechatronics tertiary educationindustrial Technology 2003 IEEE International Conference Anais dez 2003 ITO S A CARRO L A comparison of microcontrollers targeted to FPGA based embedded applicationslntegrated Circuits and Systems Design 2000 Proceedings 13th Symposium on Anais 2000 KAZMIERKOWSKI M P On Chip Integration and Industrial Electronics review of Communication Architectures for Systems on Chip Ayala J L 2011 Book News Industrial Electronics Magazine IEEE v 5 n 3 p 85 set 2011 KEAN T Cryptographic rights management of FPGA intellectual property coresProceedings of the 2002 ACM SIGDA tenth international symposium on Field programmable gate arrays Anais 2002Dispon vel lt http dl acm org citation cfm id 503065 gt Acesso em 4 jul 2012 KIM Y PARK E K TAK S Dynamically reconfigurable hardware software architecture for partitioning networking functions on the SoC platform Journal of Systems and Software v 82 n 10 p 1588 1599 out 2009 KUNITO G et al Architecture for Providing Services in the Ubiquitous Computing EnvironmentDistributed Comp
92. TR NICOS VERS O 1 2 VO9d394WHV Urs oeSeuessig 19 4 196 197 ur S oeSeuessig 229 0 4 198 3 gt 29 199 MTS A D LEV CLOZ OL TIA SUONIBUUOD WHV 91 1804S ots qua 200 TE 95 V 0d 5 18 gt Y tod 5 tr E ur 3 E fi 71011920 44001119202 A4001 l T9 201 NUT IdO OX OI 202 V9d4J9 Wuv Urs oeSeuessig 12914 203 do SJR ARM7 amp FPGA Project Dissert A LOOIT T99 SP anor 17992 dr IP AUT TS 180 Mro acd Sto 204 do SJR ARM7 amp FPGA come Per tar NO CC ROM 1 205 m alaja bip ges i 5 ele a leo 2 5 2 2 12 2 2 21278 DDR 256MB un et GND P rn re rn 206 2 98 APRE NIS Project Disserta o SJR ARM7 amp FPGA 207 208 V9d39 WMV HIS 209 il 5 E n EIN EIN n 7012 T 012 66k e 8 5 Project Disserta o SJR ARMT amp FPGA 6 dE EEFE FE EE T CTS ta pa ka pa ER POLO np nt
93. a plataforma ligada rede el trica sendo que s o utilizados jumpers em JP1 e JP2 conforme descrito na sess o B 1 O modo de programa o habilitado ao inserir o jumper no conector P12 O Jumper deve estar inserido ao se ligar a plataforma rede el trica ou ent o 180 cada novo ciclo de programa o deve se inserir o jumper e pressionar o bot o 51 pr ximo ao conector Ethernet ver sess o B 1 o qual ir reinicializar reset o ARM e prepar lo para a programa o O jumper no conector P12 habilita o boot loader para a programa o ISP Ligar ainda meio de jumper os pinos 2 e 3 do conector P3 para finalizar a habilita o do boot loader Esse jumper em P3 pode ser deixado permanentemente durante os ciclos de programa o e execu o de rotina Para a execu o do programa deve se retirar o jumper de P12 e pressionar o bot o S1 reset PROCEDIMENTO PARA PROGRAMA O DO FPGA A programa o do FPGA realizada por meio da interface JTAG Esta interface j vem implementada no pr prio dispositivo utilizado exigindo 6 vias de comunica o S o elas VREF GND TODO TDI e TMS O fabricante do FPGA utilizado Xilinx possui um conjunto de ferramentas para de seus dispositivos Elas podem ser encontradas no pr prio site do fabricante Utilizou se o pacote Xilinx ISE WebPACK 10 1 na fase de testes de GRACO disp e de um driver d
94. a 60 mostra o posicionamento da mem ria associada ao FPGA 1 Figura 60 Localiza o dos componentes da mem ria do m dulo FPGA Mem ria Tabela 27 Descric o dos componentes referentes ao m dulo FPGA 56 UA Circuito Mem ria externa do FPGA Capacidade 4Mbyte Integrado 147 x 1 6 2725 8 PROJETO DE INTERFACES O FPGA A Figura 61 mostra o posicionamento dos dispositivos de interfaces bot es LEDs e potenci metro ligados ao FPGA Figura 61 Localiza o dos componentes do m dulo FPGA INTERFACES Tabela 28 Descric o dos componentes referentes ao m dulo FPGA INTERFACES BT7 BT4 Interface de bot es com o usu rio R80 Potenci metro de 10kQ LED19 LED26 Interface de LEDs com o usu rio 9 PROJETO DE INTERFACES DO FPGA JTAG ETHERNET 148 A Figura 62 mostra o posicionamento dos dispositivos que comp em a interface JTAG e Ethernet ligados ao FPGA U j Figura 62 Localiza o dos componentes do m dulo FPGA JTAGIETHERNET Tabela 29 Descri o dos componentes referentes ao m dulo FPGA JTAG ETHERNET Conector Disponibiliza os pinos para comunica o JTAG Sinalizador visual utiliza o da interface ETHERNET Sinalizador visual de utiliza o da interface Circuito 63 08 Integrado Driver da comunica o ETHERNET ENC28J60 65 U7 Pulse Transfomador de pulso Necess rio comu
95. a identificac o precoce objetiva poupar a equipe de prosseguir o desenvolvimento do projeto utilizando uma base defeituosa Problemas desse tipo podem tomar muito tempo da equipe por meio da revis o minuciosa das conex es e circuitos que mesmo bem elaborados n o funcionar o adequadamente Al m disso onera o projeto pela montagem dos componentes e pelo tempo extra imposto para a finaliza o do projeto Fabricantes respons veis se obrigam a fazer esse tipo de teste e s liberam o produto ao cliente caso esteja de acordo com o projeto contratado No caso hora apresentado foi escolhido um fabricante com experi ncia na elabora o de placas PCI que se responsabiliza pela perfeita execu o do projeto Mesmo assim ao se receber as placas varias conex es foram conferidas especialmente aquelas relacionadas alimenta o No presente caso nenhuma anomalia foi identificada 5 3 TESTES DOS M DULOS SEPARADOS DO SISTEMA Partiu se ent o para realizar os testes de funcionamento da plataforma ou seja cada m dulo foi verificado a fim de encontrar uma eventual inconsist ncia ou discrep ncia com o planejado 5 2 1 TESTE DA FONTE DE ALIMENTA O DO ARM 99 Uma fez com plataforma montada partiu se para os primeiros testes de funcionamento Ainda sem a utiliza o de qualquer jumper ligou se plataforma na rede el trica a fim de verificar a tens o gerada na sa da dos reguladores de tens o LM7805 LM7833 Vide sess o 4
96. acas montagem da plataforma e finalizando com os testes 24 CAP TULO 3 PROPOSTA DE METODOLOGIA PARA A ELABORA O E TESTES DA PCI A metodologia utilizada para a elabora o da plataforma foi elaborada por meio da experi ncia de desenvolvimento por parte dos membros da equipe em outros projetos relacionados confec o de plataformas Em primeiro lugar deve se fazer um levantamento de requisitos em seguida elaborar um esquem tico contendo as partes ou funcionalidades essenciais ao projeto Em seguida desenvolver todos os circuitos constituintes do sistema para se obter a plataforma desejada que atenda aos requisitos predefinidos Em conjunto com o desenvolvimento do sistema deve ser feita a sele o dos fornecedores dos componentes a serem utilizados Finalizada a engenharia do projeto segue se com a elabora o da topologia da placa de circuito impresso PCI Feito o layout da placa segue se com fabrica o dela e a montagem dos componentes por meio da contratac o de empresas especializadas Por fim s o feitos os testes de funcionalidade do sistema e observados os resultados obtidos 3 1 LEVANTAMENTO DE REQUISITOS Segundo as melhores pr ticas aplicadas ao gerenciamento de projetos um dos primeiros passos a ser dado para a elaborac o de um sistema seja ele qual for o levantamento de requisitos do sistema Vargas 2009 Antes disso pode ser feito um estudo de viabilidade t cnico financeiro em se
97. ada dia mais dependentes de tecnologias reconfigur veis e como exposto atualmente impens vel a utiliza o de sistemas embarcados sem considerar a utiliza o de FPGAs do que eles s o vistos atualmente como a solu o mais tang vel para se conseguir trazer os supercomputadores ao cotidiano das pessoas e ainda representam a solu o ecologicamente mais vi vel pelo menor consumo energ tico em equival ncia de performance se comparados aos GPPs A qualidade da plataforma foi primada desde a elabora o dos circuitos utilizados passando pelas funcionalidades implementadas sele o de componentes adequados materiais apropriados empresas capacitadas para a fabrica o da placa e a exaust o na fase de testes A robustez p de ser verificada pela adequada sele o de circuitos e componentes todos seguindo rigorosamente as recomenda es dos fabricantes e algumas vezes superdimensionados Na fase de testes observou se que as fontes e capacitores por exemplo funcionaram bem abaixo dos limites de opera o o que significa seguran a para o projetista durante o uso da plataforma As diversas interfaces disponibilizadas na plataforma oferecem muitas possibilidades de interconex o ou mesmo utiliza o caracter sticas essenciais para sistemas embarcados Al m das diversas vias de comunica o sete pinos n o utilizados dos ARM e setenta e oito do FPGA foram disponibilizados em barras de pinos para que o desenvolvedo
98. ada para que seja feita uma verifica o da correta programa o ap s o processo de grava o Feita a configura o inicial basta indicar o local que se encontra o arquivo hex que se pretende usar na plataforma Normalmente ele estar onde foi indicado para serem geradas as fun es EWB Para transferir programa clicar em start A Figura 83 resume todo o procedimento descrito Flash Magic NON PRODUCTION USE ONLY l c x docs A AM E File ISP Options Tools Help eu 29 vE gt wi COM Post 1 Mock 1 10 001 00D CHOM FFF Baud Rate 9600 gt block 2 i Device LPC2146 a 004 X Interface None ISP 22 Oscilator Freq 14 7455 Erase al Hex FldessHardeare ekan xexPFushBulton amp Leds Browse v Veri alte programming Set Code Read Prot unused Flash Figura 83 Configuragao Flash Magic Vale destacar que o jumper no conector P12 deve estar posicionado durante processo de programa o conforme descrito na sess o 2 a seguir E2 CONFIGURA O DA PLATAFORMA PARA PROGRAMA O DO ARM Para se realizar a programa o do AHM7 necess rio habilitar a fonte de alimenta o e o modo de programa o A fonte habilitada quando
99. adas aos bot es e caso algum fosse pressionado como resposta ARM enviaria um sinal para uma sa da correspondente a um dos LEDs fazendo o ligar Com este teste tamb m poss vel verificar o funcionamento da interface de programa o JTAG o circuito da sa da RS232 e ainda o de Reset implementados na plataforma 100 iniciar a fase de programa o uma dificuldade deparada foi encontrar o correto endere amento dos pinos do de modo configur los como exemplo entrada e sa da de LEDs e bot es A solu o encontrada foi alterar o endere o em hexadecimal dividindo o conjunto em grupos de 2 at se encontrar o endere o desejado A verifica o foi feita por meio de leituras nos terminais de sa da tanto dos bot es quanto dos LEDs O endere amento encontrado pode ser visualizado no c digo de testes utilizado dispon vel no AP NDICE F Neste caso foi constatado que todos os circuitos acima descritos estavam em funcionamento pleno Toda a plataforma respondeu conforme se esperava desde a programa o at o acendimento dos LEDs correspondentes aos bot es Como forma de confirmar os resultados visuais varias leituras foram feitas em diversos pinos do ARM para constatar se os n veis de tens o estavam variando conforme se esperava Observou se que os sinais estavam muito bem definidos com n vel baixo em 0 3mV e n vel alto em 3 3V Foi observado tamb m que os reguladores de tens o n o sofri
100. ados todos os procedimentos para programa o da plataforma ora desenvolvida Essa parte descritiva possui grande relev ncia aqueles que pretenderem dar continuidade ao projeto ou mesmo utilizar a plataforma para desenvolver solu es de engenharia Nota se que s o muitas configura es e em diferentes plataformas Uma boa documenta o do processo de programa o torna se essencial especialmente para aqueles que estiverem iniciando o desenvolvimento seja do ARM seja do FPGA Sem d vida esse relato detalhado e minucioso servir de guia para os utilizadores da plataforma Com isso possibilita a f cil utiliza o e melhorias de projeto Al m disso esse n vel de documenta o contribui para a solidifica o e transfer ncia do conhecimento adquirido durante as fases de desenvolvimento para que a equipe do GRACO tenha totais condi es de opera o e modifica o da plataforma 185 AP NDICE F C DIGOS UTILIZADOS PARA OS TESTES DA PLATAFORMA F1 C DIGO UTILIZADO PARA O TESTE DE FUNCIONAMENTO DO ARMY ISOLADO Z 9e 9e 9e Project MsC Component MakeUpARM 2148 Modulename System A Filename template c Abstract This file is the template file for an application 45 Rename the file from lt template c gt to e g lt usercode c gt The file contains an example of main function
101. ais para oferecer uma variedade de ferramentas de desenvolvimento e ambientes destinados ao desenvolvimento de projetos utilizando FPGAs Hartenstein 2006 Do mesmo modo possivel implementar blocos com representa es de mais baixo n vel de abstra o a exemplo dos esquematicos linguagem gr fica integra o de blocos criados com diferentes linguagens permite uma concep o bastante flexivel de projetos com f cil intera o da equipe de trabalho Farrahi et 2000 Neste sentido Miyazaki 1998 apresenta seguinte nota o para classificar os tipos de dispositivos l gicos reconfigur veis a Dispositivos de l gica configur vel podem ser customizados uma Unica vez b Dispositivos de l gica reconfigur vel podem ser customizados mais de uma vez Eles adotam tecnologias EPROM EEPROM ou FLASH e podem ser reprogramados uma vez montados em uma placa de circuito impresso c Dispositivos de l gica dinamicamente reconfigur vel permitem a programa o durante a opera o mesmo ap s a montagem em uma placa de circuito impresso Essa propriedade chamada de reconfigura o in board d Dispositivos de interconex o dinamicamente reconfigur vel termo para dispositivos interconectados que podem ser programados por conex es pino a pino ap s a montagem em placa de circuito impresso e Dispositivos de l gica virtual apresentam capacidade parcial de reconfigura o Apenas uma parte do dispositivo
102. al da trilha preciso tra ar um caminho adequado para fazer a liga o entre os componentes posicionando a corretamente de modo a evitar interfer ncias e ru dos Este processo denominado na literatura de roteamento Naveda Chang Du 1986 As solu es mais completas de EDA s oferecem ferramentas de auto roteamento autoroute mas mesmo ap s utilizadas recomend vel revisar as liga es para eliminar eventuais anomalias Ajay Kumar 1995 Novamente a experi ncia do profissional que trabalha como ayoutista de projeto muito relevante Tabela 3 apresenta 30 t tulo de exemplo algumas restri es de projeto se posicionar as trilhas condutoras Pedroso 5 4 Tabela 3 Considera es e justificativas para solu es de layout de PCI Problema Errado Correto Justificativa Melhor condi o de Filetes largos ou soldagem reduz o grandes superf cies espalhamento de solda Melhor distribui o de corrente aumento da rea til e redu o do n mero de pontos de chegada nas ilhas propiciando melhor soldagem Redu o do n mero de pontos de chegada nas Cruzamentos ilhas de 3 para 1 propiciando melhor soldagem Liga es em tri ngulo Redu o da indut ncia das trilhas melhor est tica Melhor distribui o de corrente e melhor est tica dimens o das ilhas deve corresponder largura das trilhas di metro dever ser aproximadamente o dobro da largura da tri
103. am varia o de temperatura relevante mesmo ap s longos per odos de teste 3 a 4 horas de programa o cont nuos da plataforma Dessa forma verifica se a robustez da fonte de alimenta o projetada para o ARM Portanto por meio deste teste constatou se que os circuitos relacionados ao ARMY est o tecnicamente operacionais e prontos para serem utilizados nos mais diversos projetos A Figura 45 ilustra o resultado do teste Ao ser pressionado o bot o o LED correspondente aceso i i r 3 3 4 a hy To DOG k Figura 45 Foto do teste de funcionamento do ARM 5 2 3 TESTE DA FONTE DE ALIMENTA O DO FPGA Verificado o funcionamento dos circuitos relacionados ao ARM partiu se para a checagem do lado do FPGA Assim como feito no ARM a primeira etapa que se seguiu foi a verifica o do funcionamento da fonte de alimenta o do FPGA Conforme j descrito na sess o 4 3 1 1 o circuito de fornecimento das tr s tens es necess rias ao adequado funcionamento do FPGA gira em torno de apenas um componente o 75003 Assim bastou verificar a tens o de sa da em cada terminal para saber se o circuito implementado estava ou n o correto Inicialmente foi observado que as tens es de 2V5 e 3V3 estavam bem estabilizadas entretanto a de 1V2 n o estava funcionando adequadamente Como a fonte ainda estava desconectada do restante da plataforma essa falha n o interferiu nos demais componentes Parti
104. arte 36 Montagem dos componentes Diversas as empresas que prestam servi o de montagem de componentes uma busca r pida na internet suficiente para localiz las necess rio apenas que sejam enviados os componentes e as placas nas quais ser o feitas a montagem Recomenda se a contrata o de profissionais com larga experi ncia nessa atividade de modo a reduzir a possibilidade de danificar tanto componentes como placas por meio de soldas mal feitas manuseio incorreto ou procedimentos inadequados adotados N Realiza o de testes Nesse ponto tem se o hardware todo montado e pronto para os primeiros testes Caso tenha optado por modularizar o projeto e isolar os blocos por meio de jumpers essa fase fica significativamente mais segura de ser feita Inicia se realizando testes de conex es para verificar se todas as liga es est o corretas Em seguida alimenta se o sistema e testa se o m dulo de alimenta o S ent o cada n cleo poder ser alimentado com a fonte j testada e os primeiros testes de programa o poder o ser realizados Em seguida testa se a integra o entre os m dulos e n cleos de modo a verificar o funcionamento do sistema com um todo O Verifica o de resultados Por meio dos testes pode se verificar o funcionamento do sistema e checar se todos os requisitos inicialmente estabelecidos foram atingidos P Temo de encerramento de projeto Finalizada a fase de testes necess
105. as as nuan as existentes e ainda possuir softwares voltados para a tarefa de posicionamento de componentes Guan Guo 2010 Xu Li Jiang 2009 ela carregada de decis es resultantes da experi ncia pessoal do projetista Pereira Jr Sousa Vlassov S d Em adi o assim como existem softwares para posicionamento de componentes existem tamb m outros direcionados para o posicionamento de furos na placa Guan Guo 2010 Na pr tica qualquer fator que possa gerar algum tipo de interfer ncia nos componentes ou nos sinais que percorrem a placa deve ser tratado com especial aten o Outro fator a ser considerado talvez o mais cr tico s o as trilhas condutoras de sinais pois elas podem se comportar como antenas amplificando e capturando sinais come ar pela defini o de espessura e largura Para se encontrar espessura ideal das trilhas existem in meras maneiras uma delas definida pelas equa es 1 e 2 Diodes Incorporated 2010 Trilhas internas 0 024 x x 1 Trilhas externas 0 048 x A9 2 onde Corrente m xima em dT Gradiente de temperatura acima da ambiente em Area de sess o transversal em mils As ferramentas CAD EDA atuais fazem esses c lculos de maneira mais simplificada mediante a inser o de regras e restri es referente corrente temperatura reas de isolamento etc Al m da defini o da rea de sess o transvers
106. as dos componentes a serem utilizados deve se fazer uma pesquisa junto a fornecedores nacionais e internacionais segundo requisitos de disponibilidade de fornecimento facilidade de aquisi o confiabilidade quantidade em estoque continuidade de fabrica o valor em rela o aos similares e compromisso ambiental de modo a realizar a melhor escolha O mercado de componentes muito din mico e isso 27 se reflete diretamente na diversidade e complexidade dos componentes dispon veis atualmente No contexto da din mica do mercado de componentes eletr nicos medida que um componente come a a perder mercado seja por desempenho concorr ncia pre o ou qualquer outro motivo ele rapidamente substitu do por outro melhor Quando a ind stria n o consegue melhor lo a ponto de concorrer no mercado ele simplesmente descontinuado Esse um grande problema para os desenvolvedores de hardware pois precisam selecionar um componente aprovado pelo mercado e com expectativa de continuidade de produ o nos pr ximos anos Normalmente antes de ser descontinuado ou substitu do o fabricante alerta aos fornecedores da mudan a que mediante consulta informa aos seus clientes Al m disso precisa se contar com um pre o justo assim como atingir um desempenho adequado aplica o desejada Combinar esses fatores uma tarefa complexa mas com certa experi ncia e trabalho de pesquisa poss vel chegar a resultados satisfat r
107. atro sinais para a comunica o serial entre dois dispositivos onde um deles o master e o outro slave O master deve enviar o sinal de clock pois um protocolo s ncrono Outro sinal para habilita o do slave chamado de Chip Select CSL utilizado quando se tem v rios dispositivos compartilhando o mesmo barramento de dados O terceiro por onde trafegar os dados do master para o slave e o quarto para o tr fego de dados na dire o oposta Segue na Tabela 19 a descri o dos pinos utilizados bem como a fun o de cada um deles Tabela 19 Descri o dos pinos e sinais utilizados no protocolo Ethernet FPGA E PINO NO NOME TIPO DESCRI AO ARM Clock para a interface SPI Data para interface SPI Data Out para interface SPI Sinal de reset n vel l gico 1 dispositivo desabilita comunicac o com o microcontrolador CLKOUT O Pino de clock de sa da program vel Interrupt utilizado para notificar INT microcontrolador quando opta pelo 1 pooling 4 3 10 M DULO PRINCIPAL DO FPGA SPARTAN 3 FPGA CORE Chip select utilizado para selecionar o chip quando tem mais de um dispositivo interconectado interface Se colocado 162 163 164 165 180 67 Assim como no m dulo ARM CORE o m dulo FPGA CORE tamb m agrega apenas os componentes puramente vinculados ao FPGA essenciais para seu pleno funcionamento Por ter muitos pinos a serem co
108. cas descritas a seguir a 32 bit ARM7TDMI S Microcontrolador no pequeno encapsulamento LQFP64 b 40 kB de memoria RAM estatica on chip e 256 de memoria flash d e f 9 n J program vel on chip Amplitude de 128 bit que possibilita opera es em 60 MHz In System In Application Programming ISP IAP via software boot loader on chip Limpar a mem ria flash em setores ou completamente em 400ms e programa o de 256 bytes em 1ms Interfaces embarcadas CE RT e Trace oferecem deputa o debugging em tempo real software RealMonitor on chip e alta velocidade de rastreamento de execu o das instru es Dispositivo controlador de USB 2 0 de velocidade total com 2 kB de enapoint RAM Adicionalmente os LPC2146 8 contam ainda com 8 de RAM on chip acess vel para USB por DMA Conversores A D de 10 bits proporcionam um total de 6 14 entradas anal gicas com o tempo de convers o abaixo de 2 44 us por canal Conversores singulares D A de 10 bit proporcionam sa das anal gicas vari veis Dois temporizadores contadores de eventos externos de 32 bit com quatro canais de captura e quatro canais de compara o cada unidade PWM seis sa das e watchdog Clock de tempo real de baixa pot ncia com entrada independente de alimenta o e entrada dedicada de clock de 32 kHz M ltiplas interfaces seriais incluindo duas UARTs 16C550 duas r pidas 400 kbit s SPI e SSP com buffe
109. ciado do sistema ainda traz um resumo de todas as fun es dos dispositivos mais relevantes e Jumper a serem constantemente utilizados 151 AP NDICE APRESENTA O DOS ARQUIVOS DE LAYOUT DA PLATAFORMA PCI A seguir s o apresentados todos os layouts elaborados pra a confec o da plataforma A placa foi fabricada em quatro camadas sendo L1 a camada com trilhas na parte superior L2 com todo o plano de terra L3 a camada de alimenta o e por ltimo L4 com trilhas da parte inferior da placa PCI RECOMENDA ES GERAIS Peblac LADO DOS COMPONENTES ESPECIFICACOES FIBRA DE VIDRO 1 6 7 0 19 mm MULTI LAYER 4 CAMADAS BANHO DE ESTANHO CHUMBO 25 7 3 0 um MASCARA DE EPOXI VERDE FOSCO SOMENTE OS FUROS COM COROA DEVEM SER METALIZADOS SIMBOLOGIA NO LADO DOS COMPONENTES E NO LADO DA SOLDA COR BRANCA MEDIDAS EM mm TOLERANCIAS DINENSIONAIS 0 2 mm E TORCAO MAXIMAS 14 ESPESSURA D CAMADA DE COBRE 0 5 Oz PLACA TESTE ELETRICO UTILIZAR P FURAC O DA PLACA ARQUIVOS PLASTICA MAXIMO 10 PLACAS LAYER STACKUP TopLayer 7 1 4 7 ULL BottomLayer 0 741 4 4 7 CDkK 4 2 E 48 DK24 2 CD 4 7 2 TOTAL 63 mils 1 60 150 00 Cmm 152 C 2 PCI LAYOUT COMPLETO TapLeyer BattonLayer i is HN see 554 1 rapov
110. conforme a necessidade do projeto O n cleo reconfigur vel traz uma abordagem mais ecol gica plataforma por apresentar melhores resultados na rela o desempenho por energia consumida J o AHM7 d uma roupagem mais econ mica ao sistema por ganhar do FPGA na rela o desempenho por dolar investido Assim a uni o das duas representa possibilitar ao desenvolvedor extrair o de melhor de cada subsistema para elaborar os mais diversos projetos de automa o ub qua 6 3 SUGEST ES PARA TRABALHOS FUTUROS Futuros trabalhos podem ser desenvolvidos tendo como refer ncia esta plataforma reconfigur vel As possibilidades de elabora o de novos sistemas e solu es utilizando apenas a plataforma ora apresentada s o incont veis Ademais novas plataformas podem ser elaboradas utilizando novos componentes processadores com maior capacidade que surgem a cada dia e cada vez mais baratos FPGAs mais avan adas tecnologicamente aumento da capacidade de mem ria externa de cada unidade de processamento inser o de novas interfaces entre outras caracter sticas Caso seja feita a op o de promover melhorias no presente projeto algumas observa es s o apresentadas de modo a direcionar o in cio de trabalhos futuros Destaca se que apenas as altera es 1 6 Il c e Il p s o essenciais funcionamento da plataforma as demais s o apenas acess rias Melhorias nos circuitos relacionados ao m dulo ARM a Verificar a nec
111. custo dos processadores amplamente utilizados em sistemas embarcados com a multifuncionalidade com a flexibilidade e alta capacidade de processamento dos FPGAs forma uma interessante combina o para os mais diversos projetos voltados para controle e automa o de sistemas Palavras chaves sistemas embarcados computa o ub qua sistemas reconfigur veis ARM amp FPGA automa o ambiental ingl s Advanced RISC Machine gt Em ingl s Field Programmable Gate Array vi ABSTRACT Over the last decades it has been observed an exponential increase of electronic devices dedicated to provide comfort convenience fun and safety to people The popularity of electronic equipment comprises consumer and capital markets such as automobile audio and video industries household appliances and consumer goods among others The vast possibility of interaction between human and machine is the fuel for the development of electronic devices dedicated to one or more applications which are called embedded or built in systems From this point on the ubiquitous systems has gained market as computer solutions for constant and subtle interaction between humans and electronic equipment in a very natural way of an everyday life To achieve the requirements for specific tasks namely hardware acquisition processing and controlling signals for non industrial environments a development board kit has been designed This hardware has two p
112. de 3 3V proveniente E regulador LM7833 para o ARM 139 Quando conectado compartilha a alimenta o do regulador LM7833 entre o ARM e o FPGA Neste JP16 Jumper CR caso ambos ser o alimentados com a tens o 3 3V proveniente do regulador LM7833 Battery enti inia utiliza o de alimenta o proveniente Quando desconectado isola o suprimento de 11 JP3 Jumper U energia proveniente da bateria 12 1 Driver Reset Circuito integrado de gerenciamento de reinicializa o do ARM Push Button Bot o para reinicializa o do microcontrolador ARM B 2 M DULO DE MEM RIA PARA O ARM ARM MEMORIA A Figura 55 mostra o posicionamento da mem ria externa ligada ao ARM 1 u 111 F E i i4 cu i pr j r 7 1 P1 m d LI r1 uj L L t EI I EE Li i T m T RT usia i E a E T a LE nu 1 3 3 Tif Li k 1 TT E i Li i viu emat 1 m 1 E la ri 1 mT LT 1 ri Prid 41 L i 1 L 1 a r 1 i aA Figura 55 Localiza o da memoria m dulo do ARM Memoria Tabela 22 Descri o dos componentes referentes ao m dulo ARM Memoria 140 Circuito Integrado Memoria externa do ARM Capacidade 1Mbyte 24161025 MODULO DE INTE
113. de dados do dispositivo b TDO Test Data Out dados lidos do dispositivo C TMS Test Mode Select controla a m quina de estados JTAG d TCK Test Clock sinal de clock e RICK Returned Test Clock sinal opcional Usado como retorno do clock para sincroniza o f THST Test Reset sinal opcional para reset ass ncrono do dispositivo 9 JTRST Test Reset sinal opcional para reset ass ncrono do dispositivo 53 Este protocolo utiliza comunica o serial vez que faz uso de apenas uma via para cada sentido de transmiss o TDIe Os outros sinais TMS nTCK e opcionalmente nTRST formam o chamado controlador TAP ou Test Access Port controller A Figura 10 ilustra uma cadeia de dispositivos utilizando JTAG TDI 3 TDI TDI TDO TDO oc Figura 10 Gr fico representativo de interconex o de dispositivos utilizando JTAG O controlador TAP respons vel pela sele o interna de registradores e por toda a m quina de estados que controla o fluxo de dados na placa quando em modo JTAG Nesse contexto o sinal TCK respons vel pela sincronia interna da m quina de estados TMS o sinal que determina o pr ximo estado e nTRST quando dispon vel o sinal que pode reiniciar a m quina de estados JTAG O estado inicial de opera o o estado test logic reset ou TLR que atingido ap s 5
114. de pinos laterais placa para livre uso pelo usu rio ipie IO 2230 E hers IO LOIN 2INIT r II B to OE IO L03P 2DOUTBUST ET IO L03N 2 MOSLCSI B IO LOUP 29 1 FPGA TAL gt 1245 ariz FPGA gt IO Lo5P 28 3 IO LOSN 2 a FPGA INTI IO LOSP 2 F gt IO LO8N_ 2 ul BT F 5 gt IO 2 DTAGCLE12 R rz BT F IO LORN 1DS GCLKIS TP 7S IO D5 CEO to 10 IO 1090 2D4GCLKIS BI F Q gt IO LON 1D3 GCLKIS GCLKIS gt IO 2DQ GCLK2 GLE IO LIIN 2Dl GCLK3 IO MI 2 2 06 BT F 3 IO L12N 2DIN 1 BI F4 IO L13P 2 LED FD IO L13N 2 DIN to DO IO LI4P 2 A73 LED IO LIN VAn LED F 2 gt IO LIP LAN 15 LED F gt IO LIN 2 420 FE LED F 4 IO VREF 2 E NE BT F 7 gt IO 16 2757 4195 LED F 5 gt IO LIGN_2 VS1 Al8 LED F gt IO LITE 27507417 LED F 7 gt IO LITN 2CCLE i r CCLK to AXC3530UE ABOXT208C Figura 31 Bloco Bank 2 do FPGA O Bank 3 situado na borda esquerda do dispositivo pode ser inteiramente utilizado pelo usu rio vez que todos os pinos deste barramento disponibilizados em barras de pinos laterais placa UID PENES E EUN EE mE P NEN gt EMG 11 ae me 27415 16 FOME E Ee IO 3LHCLKO pei E IO L07N 31HCLK1 es IO LOP 3LHCLK2 IO LOEN 3 LHCLES e IO LOSP 3 LHCLKA IO LON 3
115. de tens o pois o ARM tamb m alimentado com este n vel de tens o Algumas liga es que j est o estabelecidas utilizam o Bank 0 e o Bank 2 mas os demais pinos dos outros bancos tamb m podem ser utilizado para a comunica o direta entre o processador ARM e o FPGA Outro cuidado a ser tomado durante o processo de comunica o entre os dois n cleos a correta configura o dos pinos de cada um Por exemplo se a comunica o estiver sendo estabelecido no sentido do ARM para o FPGA os pinos do ARM dedicados essa troca de dados devem ser configurados com sa da e os do FPGA como entrada e vice versa Com isso evita se eventuais choques em n vel de tens o causando curto circuito em ambos os componentes Evita se ainda incompatibilidades em tens o entre um componente ativo e outro em tri state por exemplo seguir na Tabela 20 mostrada a correla o dos pinos utilizados para a integra o dos sistemas 5 Em eletr nica digital portas l gicas com sa das tri state ou 3 state permitem a gera o de valores de 0 1 ou 2 Uma sa da Z pode ser considerada como uma sa da desconectada do resto do circuito pois se apresenta em um estado de alta imped ncia A inten o deste estado permitir diversos circuitos a compartilharem da mesma linha ou barramento de dados sem afetar umas as outras 86 Tabela 20 Liga es de integra o entre ARM e FPGA PINO NO PINO NO FPGARxO Serial 27 168
116. dicados a uma ou algumas poucas aplica es Burge Grout Dorey 1994 Gregson et al 1989 J solu es constru das em hardware t m a vantagem do paralelismo inerente ao circuito eletr nico onde muitos fluxos de dados podem coexistir Compton Hauck 2002 Abordagens em hardware apresentam ndices de acelera o speed up superiores quando comparadas s abordagens em software O fato de os microprocessadores executarem sequencialmente suas tarefas por seguirem o modelo de von Neumann faz com que os respectivos tempos de processamento n o sejam aceit veis para muitas aplica es Dido et al 2002 Pimentel Le Huy 2000 Por outro lado a principal desvantagem de projetos baseados em hardware fixo a perda de flexibilidade durante a fase de desenvolvimento pois uma vez constru do o dispositivo f sico n o h como alter lo Essa dificuldade torna se a principal vantagem ao utilizar computa o 15 reconfigur vel FPGA pois ela permite essa altera o em hardware mesmo em tempo de execu o usando t cnicas de reconfigura o din mica e parcial durante o uso do dispositivo Diante das v rias possibilidades dispon veis no mercado cabe ao desenvolvedor fazer a melhor escolha de modo a atender as especifica es do projeto Em sistemas embarcados comum a utiliza o de microcontroladores em vez de processadores comuns Pereira Carro 2007 O microcontrolador um tipo de processador que al m de poss
117. digikey com apesar de cobrar um alto custo para envio cerca de U 60 garante a entrega em menos de uma semana ver disponibilidade no estoque e contem a maior variedade de componentes Elabora o do layout da PCI posicionamento dos componentes somente depois de finalizados todos os projetos dos circuitos que parte se para o posicionamento de componentes As etapas anteriores precisam ser finalizadas pois o acr scimo ou retirada de algum componente influi no layout da placa posicionamento de trilhas bem como suas dimens es Elabora o do layout da PCI dimensionamento e posicionamento de trilhas furos e vias uma vez posicionados os componentes faz se o dimensionamento das trilhas furos e vias bem como seu posicionamento O dimensionamento pode ser criado por meio de defini es de regras e restri es a que as trilhas furos e vias ser o submetidas durante o processo de roteamento Essas regras s o criadas a partir da defini o de corrente m xima frequ ncia dos sinais interfer ncias externas e varia es de temperatura Criadas as restri es pode se solicitar ao software CAD EDA que fa a auto roteamento que seria o processo autom tico para o posicionamento de trilhas furos e vias Entretanto todo o processo de layout da PCI al m de ser bastante trabalhoso ainda exige um profissional com experi ncia para a realiza o de projetos confi veis e imunes a interfer ncias Dependendo da complexidade do
118. do FPGA referenciado na plataforma 97 xiii Figura 42 M dulo de mem ria externa do FPGA referenciada na plataforma FECOMMOUIAVE T 97 Figura 43 Bot es vermelho LEDs amarelo e potenci metro azul ligados FPGA referenciados na plataforma reconfigur vel 98 Figura 44 Conectores ethernet vermelho e JTAG amarelo ligados ao FPGA referenciados na plataforma reconfigur vel 99 Figura 45 Foto do teste de funcionamento do 102 Figura 46 Configura o utilizada na vers o 1 1 para comunica o ERMIDA O M 104 Figura 47 Nova configura o proposta para comunica o FPGA FLASH 105 Figura 48 Foto do teste de funcionamento do FPGA 106 Figura 49 Foto do teste de funcionamento do ARM e FPGA integrados 108 Figura 50 Conectores padr o Xilinx para comunica o JTAG 116 Figura 51 Modos de sele o de inicializa o do FPGA 117 Figura 52 Representa o esquem tica da PCI da plataforma reconfigur vel 137 Figura 53 Foto da plataforma 138 Figura 54 Localiza o dos componentes do m dulo de alimenta o
119. do pela empresa Microchip respons vel por construir uma interface serial Ethernet Ele deve ser utilizado em conjunto com outro microcontrolador FPGA com suporte ao protocolo SPI A Figura 25 mostra o esquem tico desse controlador Pode se observar que internamente est constru do a camada MAC e a camada f sica PHY da Ethernet Logo os dados que devem ser enviados para ele o pacote IP ENC28J60 ETHERNET TRANSFORMER LEDA LEDB Figura 25 Esquem tico do controlador Ethernet As principais caracter sticas deste controlador s o a Compat vel com o padr o IEEE 802 3 Ethernet b Compat vel com as redes 10 100 1000 Base T c Suporta uma porta 10 Base T com detec o autom tica de polaridade de corre o Suporta comunica o full e half duplex e Pode ser programado para retransmiss o autom tica na colis o f Verifica automaticamente pacotes errados e os rejeita 9 8 KB para o buffer de transmiss o e recep o Uma colis o quando dois dispositivos come am a transmitir em uma rede Ethernet Nesse caso os dois dispositivos devem parar a transmiss o esperar um determinado tempo e tentar reinici la Esse o motivo pelo qual a rede Ethernet n o determin stica 80 h Interface com clock de at 20 2 i Alimenta o de 3 1 3 6V 3 3V t pico j Entradas tolerantes 5V k Exige clock externo de 25MHz A pilha TCP IP desenvolvida pela Micr
120. dos essas defini es foram feitas no pr prio c digo VHDL Assim clicar em Next e na pr xima janela em Finish Neste ponto encerra se a configura o do Xilinx o projetista j pode desenvolver o c digo livremente af Edi eoma gm roca Behind gt Peut Louez Medos I m m MA Lat A a o Es ge i 1 E y ACA l tam Fera pg 7 k Seen n LL 9 Figura 88 Configura o final ISE E 3 2 CONFIGURA O DO XILINX ISE 10 1 PARA GRAVA O Conectar corretamente as seis vias da comunica o JTAG para que o pacote ISE identifique adequadamente o FPGA e a mem ria Uma vez identificados basta carregar o programa na plataforma por meio do pacote ISE para come ar a utiliz la Isso pode ser feito ao clicar com o bot o direito do mouse em cima do dispositivo FPGA ou mem ria e em seguida clicar Program Se tudo estiver correto uma mensagem aparecer na tela Program successfull 184 Diferentemente do ARM FPGA n o necessita de ser reinicializado reset para entrar em funcionamento Assim que finalizado o processo de grava o j se inicia a execu o do c digo automaticamente 4 CONCLUS O SOBRE PROCEDIMENTOS DE PROGRAMA O Neste anexo foram destac
121. e do mesmo fabricante capaz de fazer a interface entre JTAG e USB Xilinx Platform Cable USB Xilinx 2008 A primeira ferramenta a ser utilizada dentro do pacote SE 10 1 o software IMPACT Ele criar os arquivos de configura o e identifica o dos dispositivos que ser o utilizados Ao se abrir o programa clicar em File gt gt New gt gt project Na janela aberta selecionar Create a new project ipf e clicar OK ent o aberta uma nova janela nela selecionar Configure devices using Boundary Scan JTAG assim como a sub op o Automatically connect to a cable and identify Boundary Scan chain Pressionar Finish vide Figura 84 36 www xilinx com Umari j most recent project File when iMPACT stats cede anew pec Eram EE IMPACT Welcome to iMPACT mem Please select an ach n from Ehe kat below Configure devices using Boundary Scan TAS omatyc ahy connect ho cable and derby Baundany Scan cham Prepare a PROM Prepare a System ACE Fila Prepare Bunde cer F s Configura devices Figura 84 Configura o IMPACT Em seguida ser pedido para que seja associado um arquivo de configura o bit ou bsd cada componente Uma vez associado pode se fechar IMPACT e a partir da trabalhar apenas com o SE
122. e a utiliza o Como dito anteriormente a modularidade ou o desacoplamento dos circuitos favorece a fase de teste pois possibilita que sejam verificados os sinais na entrada sa da de cada subsistema independentemente antes que sejam aplicados ao restante da plataforma Assim caso a placa venha a ser danificada por qualquer raz o poss vel iniciar a fase de testes a partir da alimenta o normalmente muito sens vel sem que tenha interfer ncia do restante dos componentes vide metodologia exposta no CAP TULO 3 sa da do regulador LM7833 foi colocado um LED 03 indicativo para sinalizar o funcionamento da fonte de alimenta o at aquele ponto Ou seja estando ele aceso sabe se visualmente que a placa est sendo alimentada e apta para fornecer 3 3 Volts ao restante do circuito 4 3 1 2 PROJETO DE CIRCUITO DEDICADO FUN O RTC ARM BATERIA RTC O ARM utilizado d ao projetista a op o de aliment lo por meio de uma bateria em caso de utiliza o da fun o RTC Real Time Clock pois esta fun o exige uma fonte pr pria e ininterrupta de alimenta o Optou se por implantar o circuito e facultar ao usu rio a sua utiliza o O circuito elaborado pode ser visto na Figura 3 45 Figura 3 Circuito de alimenta o RTC utilizando bateria ARM Bateria RTC Errata a tens o deve ser de 3V3 e n o 3V6 indicado no circuito O circuito utilizado indica uma tens o de 3V6 mas deve ser uti
123. e in cio necess rio ir at pasta onde foram salvos os arquivos pelo MakeApp e renomear os arquivos template c para usercode c e o arquivo 1 1 template h usercode h necess rio ainda adicionar o arquivo KickStartCard cstartup s 9 pasta em que foram geradas as fun es usando qual se encontra no arquivo dispon vel no site da Editora rica ou com o autor deste trabalho Este arquivo um c digo de inicializa o do ARM7 necess rio para rodar o programa seguir parte se para a configura o do compilador propriamente dito Para os trabalhos de teste do sistema foi utilizada a vers o EWB 4 42 Ao abrir compilador aparece uma janela inicial em que possibilita abrir um workspace existente ver exemplos de workspace criar outros projetos e adicionar um projeto a um workspace Clicar em Cansel Feito isso apresentada a interface de trabalho do programa Deve se ir at guia Project gt gt Create new project Selecionar a op o Empty project e clicar OK Veja Figura 70 IAR Embedded Workbench IDE eA File Edit View Project Tools Window Help Create New Project Tool chan Project templates Externally bull executable D escnption an empty project DK Cancel NUM Figura 70 Configura o inicial Embedded Workbench IDE Na sequencia descrita anteriormente
124. e projeto este pino foi vinculado Vss P1 31 Pino de prop sito geral entrada e sa da digital TRST Test Reset para da interface JTAG Este pino foi utilizado com este prop sito para JTAG externo P1 30 Pino de prop sito geral entrada e sa da digital TMS Test Mode Select para da interface JTAG Este pino foi utilizado com este prop sito para JTAG externo e tamb m compartilhado com o FPGA TCK Test Clock para interface JTAG Este clock deve estar abaixo de 1 6 do clock da CPU CCLK para o correto funcionamento da interface JTAG Este pino foi utilizado com este prop sito para JTAG externo e tamb m compartilhado com o FPGA P1 28 Pino de prop sito geral entrada e sa da digital TDI Test Data para a interface JTAG Este pino foi utilizado com este prop sito para JTAG externo e tamb m compartilhado com o FPGA 10 P1 27 Pino de prop sito geral entrada e sa da digital 64 P1 27 TDO TDO Test Data Output para a interface JTAG Este pino foi utilizado com este prop sito para JTAG externo e tamb m compartilhado com o FPGA Heturned Test Clock output Sinal extra adicionado ao JTAG port Auxilia processo de sincroniza o de debugger quando a frequ ncia do 24 P1 26 BTCK processador varia Pino bidirecional com pull up Interno Nota N vel baixo neste pino durante o Reset for a o n vel dos pinos P1 31 26 para operarem como debug port ap s reset Este pino fo
125. ed for medical imaging The Journal of VLSI Signal Processing v 39 n 3 p 295 311 2005 CORREIA A P UM PROJETO DE CONTROLE DE MOVIMENTACAO VEICULAR PROJETADO EM UM PROCESSADOR EMBARCADO EM FPGA COM AMBIENTE DE SIMULACAO USANDO INSTRUMENTACAO VIRTUAL Brasilia Universidade de Brasilia jun 2007 COSTA A M DA Revolu es tecnol gicas e transforma es subjetivas Psicologia teoria e pesquisa v 18 n 2 p 193 202 2002 DAGNINO A Coordination of hardware manufacturing and software development lifecycles for integrated systems developmentSystems Man and Cybernetics 2001 IEEE International Conference Anais 2001 DEBES E et al Characterizing multimedia kernels on general purpose processorsMultimedia and Expo 2002 ICME 02 Proceedings 2002 IEEE International Conference on Anais 2002 DIDO J et al flexible floating point format for optimizing data paths and operators in FPGA based DSPsProceedings of the 2002 ACM SIGDA tenth international symposium on Field programmable gate arrays Anais 2002Dispon vel lt http dl acm org citation cfm id 503056 gt Acesso em 4 jul 2012 120 DIODES INCORPORATED DN98 ZXLD1370 PCB Layout Guidelines Introduction 2010 Dispon vel em lt http www diodes com files design note pdfs DN98 20ZXLD130 20P CB 20layout 20guidelines 20Final pdf gt Acesso em 6 jul 2012 EDWARDS M GREEN P Run time support for dynamically reconfigurable computi
126. eguir esse novo esquem tico foi preciso alterar fisicamente algumas liga es e trilhas da plataforma por meio de vias interrup o de trilhas e soldagem de fios condutores Isso porque o problema foi detectado somente ap s a confec o da placa na fase de testes Ap s a montagem da nova configura o o pacote de programa o reconheceu adequadamente o FPGA e a Mem ria PROM A nova configura o est proposta e devidamente documentada na sess o SUGEST ES PARA TRABALHOS FUTUROS no CAP TULO 6 4 3 8 PROJETO DE INTERFACES PARA O FPGA Assim como no ARM tamb m foi criado um m dulo de interfaces com o usu rio Este m dulo congrega circuitos dedicados interac o com o usu rio ou desenvolvedor Visando atender as demandas de projetos que dependam de entrada e retorno do pr prio usu rio foram implementadas interfaces com a bot es b potenci metro e c LEDs 4 3 8 1 INTERFACE DE ENTRADAS DIGITAIS FPGA PUSH BUTTON Foram elaborados dois m dulos para entrada de dados a bot es e b potenci metro No primeiro caso optou se por utilizar oito bot es de interface Esses bot es podem ser utilizados independentemente ou em conjunto conforme a necessidade de entrada de par metros A Figura 22 mostra a configura o utilizada gt Dispon vel em http www xilinx com support documentation data sheets ds312 pdf Acesso em 27 06 2012 76 Figura 22 Circuito de interface de entrada com bot es FPGA Push b
127. eis s o aqueles que mediante a substitui o de parte de seu software ou hardware apresentam a caracter stica de adaptar se a tarefas espec ficas Eles t m por objetivos obter alto desempenho com baixo consumo de energia sendo uma alternativa s m quinas de von Neumann implementadas pelos sistemas microprocessadores Hartenstein 2006 Conforme pesquisas o imenso consumo de energia tem sido considerado um dos obst culos mais severos para se chegar aos supercomputadores petaflop utilizando tecnologias cl ssicas Hartenstein 2007 Atualmente sistemas de software reconfigur vel s o utilizados nos mais diversos dispositivos Shima 2005 Nesses sistemas a mudan a de uma ROM leva reconfigura o de fun es respons veis por sua opera o Miyazaki 1998 Os FPGAs Field Programmable Gate Array podem ser definidos como sistemas de hardware reconfigur vel e surgiram no in cio da d cada de 90 O advento de dispositivos como os FPGAs mudou o ponto de equil brio entre compromisso flexibilidade e desempenho Com os FPGAS os requisitos de performance s o mantidos com o aumento de flexibilidade Kalra 2001 Hartenstein 2006 Hubner et al 2010 Al m disso estudos indicam que FPGAs apresentam melhores resultados se comparados com GPPs em desempenho por unidade de energia consumida Hamada et al 2009 Comparados aos sistemas de software reconfigur vel os sistemas de hardware reconfigur vel apresentam
128. elacionadas neste processo seguir os mesmos procedimentos devem ser repetidos para outros m dulos ou demais n cleos que constituem a solu o Os resultados visuais e a leitura de sinais el tricos indicam o bom funcionamento dos n cleos e parte do hardware de apoio a ele Por ltimo devem ser feitos testes de comunica o utilizando todos os subsistemas ou seja verificar o funcionamento integrado da plataforma Algumas trilhas devem ser selecionadas para os testes s quais poder o comprovar a efetiva troca de informa es Essa verifica o pode ser feita por meio do acompanhamento de sinais de tens o no oscilosc pio e tamb m de maneira visual Seguindo esses procedimentos as partes principais constituintes do sistema poder o ser testadas e verificado seu funcionamento devido A aplica o desta metodologia no desenvolvimento da plataforma e dos testes realizados podem ser acompanhados no CAP TULO 4 e no CAP TULO 5 3 9 RESUMO DA METODOLOGIA PROPOSTA Para facilitar a aplica o da metodologia ora proposta fez se um resumo dos procedimentos b sicos necess rios elabora o de um sistema embarcado desde a fase de concep o at os testes Segue 34 Levantamento de requisitos do sistema fazer uma sele o de todos os requisitos necess rios e desejados do sistema Buscar ser o mais detalhado poss vel pois facilita a escolha de componentes implementa o ou n o de subsistemas ou m dulos Uma v
129. em conta que o uso de FPGAs em sistemas embarcados tende a crescer nos pr ximos anos e que os GPPs dominaram por anos o mercado de sistemas embarcados chega se a uma solu o pela utiliza o de sistemas h bridos GPP FPGAs seja em plataformas de desenvolvimento ou em produtos finais Essa jun o de arquiteturas envolvendo solu es em software e hardware no mesmo sistema denomina se co design e vem sendo muito utilizado atualmente pois viabiliza extrair o que cada tecnologia tem de melhor para a constru o da solu o De maneira r pida pode se afirmar que os GPPs apresentam vantagens de serem mais baratos que os FPGAs mas por outro lado os FPGAs consomem menos energia que os GPPs A ilustra a rela o mais vantajosa de cada arquitetura Tabela 1 Vantagens comparativas entre GPPs e FPGAs lt s Desempenho Desempenho Vantagem energia 1 4 ESCOPO DO PROJETO O escopo deste projeto restringe se proposta de uma metodologia de desenvolvimento e teste de uma plataforma com dois n cleos de processamento em que um deles seja reconfigur vel Esta plataforma tem como principal p blico alvo engenheiros projetistas e estudantes interessados em conhecer e desenvolver sistemas de controle em ambiente reconfigur vel 7 plataforma tem as seguintes caracter sticas a n o foi projetada para ser utilizada em ambientes industrias com elevados n veis de radia o ou
130. enta o 2 575003 Regulador de tens es 1V2 2 5 e 3V3 Regulador de tens es 1V2 2 5 e 3V3 tens es 1V2 2V5 3V3 Indica o visual de que a alimenta o 1V2 est ativa Indica o visual de que a alimenta o 2V5 est ativa JP13 jumper Quando desconectado isola circuito suprimento de energia em nivel de 1 2 145 Quando desconectado isola circuito de 46 JP14 Jumper 0 suprimento de energia em n vel de tens o 2 5 Indica o visual de que a alimenta o 3V3 est ativa Quando desconectado isola o circuito 48 JP15 Jumper suprimento de energia em n vel de tens o 3V3 E FPGA Quando conectado compartilha a alimenta o do 49 JP16 Jumper regulador LM7833 entre o ARM e FPGA Neste caso ambos ser o alimentados com a tens o 3 3V proveniente do regulador LM7833 50 U9 Lei Distribuidor de clock entre os Banks do FPGA Distributor OSC1 Oscilador de 50MHz Quando os pinos 1 e 2 s o conectados por meio de jumper BankO alimentado com a tens o n vel 1V2 Quando os pinos 3 e 4 s o conectados o BankO alimentado a tens o em n vel 2V5 Seletor de Quando os pinos 5 e 6 s o conectados o voltagem alimentado com a tens o em nivel 3V3 NOTA Apenas uma das configura es deve ser utilizada de cada vez Recomenda se desligar o FPGA para alterar configura es de alimenta o
131. enta o dos banks em ordem crescente de forma a coincidir com a ordem crescente dos pr prios banks Agreg los para facilitar a identifica o e localiza o Sequenciar em ordem crescente a numera o dos LEDs da interface de sa da do FPGA de prefer ncia com uma nomenclatura mais intuitiva como a Reposicionar os LEDs em ordem crescente de numera o e posicion los logo acima dos bot es fazendo coincidir a numera o de ambos Adicionar jumper em todos os pinos compartilhados entre ARM e FPGA para favorecer a completa independ ncia das unidades de processamento Utilizar uma nica barra de pinos dupla para isso Fazer coincidir a numera o crescente dos pinos do ARM do FPGA e da barra de pinos Clarificar no silk da PCI que os conectores P14 P16 P17 e P21 s o pinos para livre utiliza o pelo programador 117 Substituir os resistores em s rie com os LEDs indicativos de funcionamento das fontes de alimenta o 3V3 3V3A 2V5 e 1V2 Esses LEDs podem drenar muita corrente e sobrecarregar os reguladores de tens o Utilizar valores na faixa de 1 Substituir o conector P8 atualmente dedicado comunica o JTAG por um 7X2 conforme padr o utilizado pelas plataformas de via cabo USB da Xilinx Vide Figura 50 Alterar o circuito referente comunica o entre FPGA e a via JTAG conforme explicado no item 5 2 4 Para
132. er ay Es kj caca B2 E ES TR E 2 318 2 71 HS TERI a RI k k ua ro p r COM TESTI T4 FT hi pe ei Pt Dyer CER L 1 L p Px JT 2 1 IE 7 L s b EE E 5 F 4 x 1 A 4 mi T 1 NEE ii c ET Lo ee es Li SR 150 00 inn 153 Batton ver Lay PCI PLANO DE FUROS ARM PIDE Dos k 0650 nm g Do oo nnn 05060 0090 2 n n n n n n n n jamil 404mm Jamil CO 889mm Cl Leena 47mil 1 dmil Cl 1 61 100 11 Z Sirena 1261 23 1401 3 5lmil 1 2 711 NEN Slo definitions Bout Path Length Calculated irom tool start centre position to too end centre position Physical Length Bout Path Length Tool Size Slot length as defined the lauynui Pr Dl E F Hi DrillDEr mg 154 4 Camada 1 TOP LAYER iai Wy yu gull HS EE HB 7 Kb Ahh 14124112 GND C 5 PCI Camada 2 155 TILILLE M NTC e e de 5 s 3 e
133. ermanente ao ser humano Satyanarayanan 2001 A mobilidade aliada difus o da comunica o sem fio wireless permitiu aos sistemas computacionais serem conscientes do contexto ambiental e interagirem com a sociedade Buchanan 2001 Durante as ltimas d cadas observou se a vigorosa entrada de equipamentos eletr nicos no dia a dia das pessoas Eles se fazem cada vez mais presentes nos mais diversos setores Kunito et al 2006 Grande parte desse crescimento pode ser imputado s Tecnologias da Informa o e Comunica o TICs que s o grandes demandantes de equipamentos eletr nicos e vem contribuindo para a massifica o do uso desses produtos TICs s o consideradas como uma das principais for as propulsoras do aumento de equipamentos eletr nicos pois essencialmente dependem de um conjunto de recursos tecnol gicos integrados entre si que proporcionam por meio de hardware software a produ o armazenamento e o compartilhamento de informa es Augustin et al 2004 Ent o a rigor pode se encontrar a eletr nica sistema embarcados desde os equipamentos b sicos como rel gio term metro sensor de presen a passando pelas telecomunica es como celulares smariphones roteadores access point TV s e chegar at n veis mais sofisticados como sat lites e suas centenas de subsistemas Grande parte deles interconectados e interdependentes de modo a oferecer solu es eficientes de telecomunica o e info
134. ermite o endere amento sendo que a comunica o s pode ser feita entre dois pontos sendo um deles o master e outro o slave Souza Lavinia 2002 A Figura 9 mostra o circuito utilizado para disponibilizar a comunica o ARM SPI 16 Numa comunica o s ncrona cada bloco de informa o transmitido e recebido num instante de tempo bem definido e conhecido pelo transmissor e receptor ou seja estes t m que estar sincronizados Para se manter esta sincronia transmitido periodicamente um bloco de informa o que ajuda a manter o emissor e receptor sincronizados denominado clock Diferentemente da comunica o s ncrona na cada bloco de dados inclui um bloco de informa o de controle chamado flag para que se saiba exatamente onde come a e termina o bloco de dados e qual a sua posi o na sequ ncia de informa o transmitida 7 Comunica o serial o processo de enviar dados bita bit sequencialmente num canal de comunica o ou barramento Duplex um sistema de comunica o composto por dois interlocutores que podem comunicar entre si em ambas dire es Uma comunica o dita full duplex as vezes chamada apenas de duplex quando os dispositivos transmissor e receptor podem trocar dados simultaneamente em ambos os sentidos utilizando uma transmiss o bidirecional 51 SPI ARM Figura 9 Circuito de comunica o para interface ARM SPI Essa comunica o feita utilizando q
135. ess rio comunica o uu RS232 full duplex no conector DB2 Utiliz lo fechado quando necess rio comunica o dii RS232 full duplex no conector DB2 Conector de sa da da comunicac o USB B 5 MODULO PRINCIPAL DO ARM ARM CORE A Figura 58 mostra o posicionamento dos principais componentes que comp em o n cleo de processamento associado ao ARM ri E n b E m A oe m In i Em am H gre ave Figura 58 Localiza o dos componentes do m dulo principal do ARM CORE 143 Tabela 25 Descri o dos componentes referentes ao m dulo ARM CORE no Quando desconectado isola a voltagem de refer ncia Vreff no microcontrolador O padr o da 32 JP9 Jumper placa de 3 3V advindo do regulador LM7833 Este jumper foi inserido para dar a possibilidade de utilizar outros n veis de tens es para refer ncia dos conversores ADC Disponibiliza os pinos n o utilizados para outras 33 P18 Conector E b fun es conforme necessidade do usu rio Quando os pinos 1 e 2 s o conectados utilizando se jumper habilita se a liga o direta do pino SDA da comunica o com FPGA Quando os pinos P i Seletor 2 e 3 s o conectados utilizando se jumper habilita se a selec o do boot loader select da interface ISP IAP 35 JP8 Jine Quando conectado habilita se a liga o direta do p pino SCL da comunica o com o FPGA
136. essidade de atualizar o processador ARM b Adicionar uma chave de liga desliga logo ap s o conector de alimenta o 114 Limitar a entrada de alimenta o da bateria em 3 3V e n o 3 6 conforme manual de utiliza o do ARM Para isso pode ser utilizado um diodo zener logo ap s a bateria Sequenciar a numera o de bot es de 1 5 de forma se apresentarem de maneira mais intuitiva Reposicion los na PCI em ordem crescente Compatibilizar a numera o dos bot es com uma sequ ncia crescente dentro de um s PORT no microcontrolador Na vers o 1 1 o BT2 est Port O enquanto que o restante est no Port 1 Sequenciar a numera o dos LEDs de 1 5 de forma a se apresentarem de maneira mais intuitiva Reposicionar na os LEDs em ordem crescente de numera o e posicion los logo acima dos bot es fazendo coincidir a numera o de ambos De prefer ncia utilizar uma nomenclatura mais intuitiva como DA1 at DAS Verificar a necessidade de aumentar a capacidade da mem ria externa i Compartilhar com o FPGA os pinos do ARM destinados comunica o via protocolos como SPI RS232 JTAG etc i Inserir a nomenclatura da 5 no terminal de sa da P12 Adicionar um bot o ao lado do terminal P12 com a mesma fun o para facultar ao usu rio qual utilizar Um bot o pode facilitar os in meros processos de regrava o durante a fase de desenvolvimento Aproximar o
137. et al 2007 Sistemas embarcados geralmente trabalham com clocks de baixa frequ ncia normalmente abaixo dos 500 MHz por este motivo podem se beneficiar do uso de FPGAs para mapeamento de algoritmos diretamente em hardware Dessa forma a alta flexibilidade do sistema permitindo mapear algoritmos diretamente em hardware via FPGA pode compensar o que seria uma relativa perda de desempenho pela baixa frequ ncia de clock Hartenstein 2007 Conforme estudos realizados por Hartenstein 2006 a computa o reconfigur vel baseada em FPGAs oferece uma dr stica redu o de consumo de energia pela mesma capacidade de processamento se comparadas tradicionais maquinas baseadas no paradigma de von Neumann A explora o das m ltiplas possibilidades de desenvolvimento de sistemas envolvendo uso em conjunto de processadores de uso geral GPP General Purpose Processors FPGAs vem sendo explorada por meio dos chamados Sistemas em Chip ou SoC Kazmierkowski 2011 A fronteira do conhecimento desta rea vem recebendo contribui es de diferentes grupos de pesquisa pelo mundo Basicamente consiste na elabora o de sistemas complexos com m ltiplos processadores e m dulos espec ficos de hardware encapsulados em um nico dispositivo e conectados por meio de redes intra chip Bartic et al 2003 No caso de placas de desenvolvimento de sistemas envolvendo GPPs e FPGAs foi detectada uma car ncia no mercado mundial
138. ez estabelecidos criar um termo de aceita o formal junto ao cliente ou demandante quando for o caso e deixar claro que qualquer altera o posterior nesses requisitos ir impactar de forma n o linear os prazos custos e recursos do projeto Elabora o do projeto conceito do sistema contendo os m dulos que o constituir o o projeto conceitual uma representa o gr fica simplificada do que seria a solu o proposta Este projeto importante porque possibilita visualizar de maneira direta as principais partes constituintes do sistema ou solu o a ser implementada Este conceito deve ser discutido entre os desenvolvedores e a parte demandante de modo a ficar clarividente para todos os envolvidos na solu o os limites do projeto Com base no conjunto de requisitos do sistema definir os componentes principais da solu o n cleos esses componentes devem ser selecionados de modo a atender todos os requisitos necess rios e na medida do poss vel os desejados partir da defini o dos n cleos elaborar os m dulos estritamente necess rios ao funcionamento deles buscar criar cada m dulo de maneira independente e quando poss vel isolando o por meio de jumper A modulariza o do sistema facilita os processos de testes corre o de erros compreens o atualiza o do sistema tanto para quem o desenvolveu quanto para terceiros Elaborar todos os m dulos constantes na tabela de requisitos necess rios e
139. ferentes ao m dulo ARM i 139 Tabela 22 Descri o dos componentes referentes ao m dulo ARM MTO RT P 140 Tabela 23 Descri o dos componentes referentes ao m dulo ARM INTER 141 Tabela 24 Descri o dos componentes referentes ao m dulo ARM COMUNICA O RTT EET 142 Tabela 25 Descri o dos componentes referentes ao m dulo ARM CORE 144 Tabela 26 Descri o dos componentes referentes ao m dulo FPGA PATIO 0 145 Tabela 27 Descri o dos componentes referentes ao m dulo FPGA EET 147 Tabela 28 Descri o dos componentes referentes ao m dulo FPGA INT PPACPSO a o 148 Tabela 29 Descri o dos componentes referentes ao m dulo FPGA RERO dana 149 Tabela 30 Descri o dos componentes referentes m dulo FPGA CORE 150 XVIII LISTA DE SIMBOLOS SIGLAS E ABREVIATURAS ADC Analog Digital Converter Conversor Anal gico Digital AHDL Altera hardware descriptive language Linguagem de descri o de hardware da Altera ASIC Application Specific Integrated Circuit Circuitos integrados para aplica es espec ficas API Application soniProgram Interface Interface de aplica o programa o ARM Advanced RISC Machine Dispositi
140. i utilizado com este prop sito para JTAG externo P1 25 Pino de prop sito geral entrada e sa da digital P1 25 EXTINO Este pino est sendo utilizado no Bot o BT6 EX TINO External Trigger Input EE 24 Pino de prop sito geral entrada e sa da digital Utilizado como JTRST para a interface JTAG externo TRACECLK Trace Clock Padr o I O com pull up interno P1 23 Pino de prop sito geral entrada e sa da digital Este pino est sendo utilizado no Bot o BT5 PIPESTAT2 Pipeline Status bit 2 Padr o com pull up interno P1 22 Pino de prop sito geral entrada e sa da digital P1 22 PIPESTAT1 Este pino est sendo utilizado no Bot o BT4 Pipeline Status bit 1 Padr o com pull up interno 56 P1 29 TCK 60 P1 28 TDI P1 24 TRACECLK P1 23 PIPESTAT2 P1 21 Pino de prop sito geral entrada e sa da digital Este pino est sendo utilizado no Bot o PIPESTATO Pipeline Status bit O Padr o I O com pull up interno P1 20 1 20 Pino de prop sito geral entrada e sa da digital TRACESYNC Este pino est sendo utilizado no LED 06 P1 21 PIPESTATO 65 TRACESYNC Trace Synchronization Padr o com pull up interno Nota N vel baixo neste pino durante o Heset reduz o n vel dos pinos P1 25 16 para operarem como TRACE port ap s reset P1 19 Pino prop sito geral entrada sa da digital Este pin
141. ias ou seja pressionando um bot o ligado ao FPGA consegue se acender um LED ligado ao ARM Visualmente e por meio de leitura de tens es foi poss vel identificar o funcionamento da plataforma conforme planejado Verificou se que existe plena compatibilidade de comunica o entre os dois n cleos por via direta sem necessidade de configura o especial ou protocolo espec fico ressaltando que os banks utilizados FPGA devem ser alimentados na mesma tens o de refer ncia que o ARM Os testes realizados comprovaram que poss vel haver uma troca de informa es nas duas vias FPGA para ARM e ARM para FPGA As rotinas geradas utilizaram apenas duas vias uma para cada sentido de transmiss o apenas como prova de efetividade do circuito Todas as doze vias podem ser usadas para a troca de dados entre ambos Figura 49 ilustra o resultado do teste Ao ser pressionado o bot o ligado ao ARM essa informa o passa do ARM para o FPGA e chega ao LED do outro lado da placa ligado ao FPGA 107 BRACO Una 215 c re T nu 1 ri Figura 49 Foto do teste de funcionamento do ARM e FPGA integrados 5 5 CONCLUS ES DO CAP TULO A fase de testes constitui a prova de fogo para qualquer projetista nela que s o identificadas as imperfei es erros de projeto bem como o bom funcionamento conforme o caso Obter uma placa sem necessidade de melhorias ou ajustes em sua primeira vers o em
142. ield Programmable Gate Arrays Miyazaki 1998 Com esses dispositivos program veis poss vel executar os algoritmos explorando o paralelismo inerente da solu o por hardware muito mais rapidamente do que se eles fossem executados de forma sequencial por microcontroladores ou DSPs sujeitos ao modelo de von Neumann Por outro lado PLDs e FPGAs apresentam diferen as quanto aplica o e quanto estrutura interna Neste contexto FPGAs s o geralmente aplicados em sistemas com menor sensibilidade ao custo e de maior complexidade Pimentel Le Huy 2000 Paralelamente ao desenvolvimento de dispositivos que permitiram a implementa o computacional de dispositivos reconfigur veis tamb m foram desenvolvidas ferramentas de projeto depura o simula o e testes Su et al 2006 Tais ambientes possibilitam a cria o de m dulos desenvolvidos com linguagens de alto n vel de abstra o denominadas linguagens de descri o de hardware HDLs Hardware Description Languges a exemplo da VHDL VHSIC Very High Speed Integrated Circuits hardware descriptive language e 21 da AHDL Altera hardware descriptive language Altera 2002 Navabi amp Day 1991 Pimentel amp Le Huy 2000 A grande aceita o do mercado pelos FPGAs tamb m alcan ou a ind stria de EDA Electronic Design Automation e CAD Computer aided design Assim como aconteceu para os GPPs todas as grandes empresas hoje fazem esfor os substanci
143. igation and Telepresence AbilitiesEngineering of Computer Based Systems ECBS EERC 2011 2nd Eastern European Regional Conference on the Anais set 2011 WEI H et al Research on reconfigurable robot controller based on ARM and FPGAlIndustrial Informatics 2008 2008 6th IEEE International Conference on Anais jul 2008 WEISER M The computer for the 21st century Scientific American v 265 n 3 p 94 104 1991 124 WEISER Hot topics ubiquitous computing Computer v 26 10 71 72 1993 WESTINE Wages through the Ages The Influence of Technology on the Standard of Living Technology and Society Magazine IEEE v 5 n 3 p 15 18 set 1986 WIKIPEDIA CONTRIBUTORS ARM7Wikimedia Foundation Inc 3 jul 2012 Nota t cnica WOOD R J Robotic manipulation using an open architecture industrial arm a pedagogical overview Education Robotics Automation Magazine IEEE v 15 n 3 p 17 18 set 2008 XILINX Platform Cable USB 14 maio 2008 Dispon vel em http www xilinx com support documentation data sheets ds300 pdf gt Acesso em 2 fev 2012 XILINX The 3 3V Configuration of Spartan 3 FPGAs 23 jun 2008 Dispon vel em http www xilinx com support documentation application notes xapp453 p df Acesso em 1 jun 2010 XU J LI J JIANG Y Components Locating in PCB Fault Diagnosis Based on Infrared Thermal Imaginglnformation and Computing Science 2009 ICIC
144. ilizados des L Leds ete E LT j x BR 1 Big dasi Eod ins En id les iod iei ind i Ped 354 led ed ien n ew led i ei 4 P a 4 4 4 4 ru ai a 4 a 1 a Figura 82 Ajustes finais nas linhas de c digo para programa o Embedded Workbench IDE Ao finalizar o programa basta clicar no bot o Make ou ent o va at Project gt gt make ou ainda pressione Ff Caso n o tenha havido algum erro ap s essa etapa o programa j estar compilado e o arquivo disponibilizado na pasta do projeto pr xima etapa enviar esse arquivo hex para microprocessador utilizando a ferramenta Flash Magic E 1 3 UTILIZANDO FLASH MAGIC O processo de grava o bem simples Ao abrir o programa Flash Magic configurar a porta em que est ligada a plataforma se necess rio conferir em Wpainel de controleisistema e seguran alsistemalgerenciador de dispositivos Fazer o correto ajuste no campo COM Port ajustando o baud rate em 9600 No seletor Device escolher LPC2146 e no seletor Interface escolher None ISP veja a Figura 83 Ajustar a frequ ncia do oscilador em 14 7456MHz utilizar ponto e n o v rgula Ainda nessa tela inicial selecionar Erase all flash code Rd Prot 179 Conforme a necessidade do projetista a op o Verif after programming pode ser selecion
145. invertidos fonte e dreno c Dedicar os pinos P81 M2 P84 M1 P86 MO e P206 HSWAP a configura o inicial da plataforma conforme indicado no manual do fabricante FPGA Disponibiliz los em barra de pinos para que o usu rio consiga fazer a configura o inicial do FPGA de maneira simplificada A utiliza o desses 3 pinos essencial para a programa o e funcionamento do FPGA A Figura 51 traz o circuito sugerido para a montagem Dispon vel em http www xilinx com support documentation data sheets ds312 pdf 116 Figura 51 Modos de sele o de inicializa o do FPGA Atualizar os valores dos capacitores C109 C110 e C112 para 0 1uF 50V O footprint est correto apenas o valores est o desatualizados Na montagem da plataforma foram utilizados os capacitores AVE 104M50B12T F Utilizar todos os pinos do FPGA Foi esquecido de inserir um bloco de pinos no projeto esquem tico e por consequ ncia na PCI Identificar na PCI a polaridade dos capacitores C114 e C126 Associar o Cl CS551MLFT que est especificado na posi o CLK DIST1 ao componente U9 no silk da placa Fazer refer ncia ao lado de cada seletor de alimenta o do FPGA P4 P5 P6 e P7 ao Bank que ele est relacionado Por exemplo gt 0 representando que seletor diz respeito alimenta o utilizada no bank 0 e assim por diante 5 gt 1 P6 gt B3 e 7 gt 2 Sequenciar os seletores de alim
146. ios que cumpram algum tipo de rela o positiva de custo benef cio Um dos principais pontos a se observar se caso o componente selecionado for descontinuado ser poss vel prosseguir com o projeto utilizando outros meios como substitutos ou concorrentes sem grandes mudan as estruturais Dessa forma busca se garantir a continuidade do desenvolvimento pelos pr ximos anos Observando esses pontos garante se maior facilidade para a manuten o da plataforma confec o de novas unidades ou mesmo as melhorias a partir do projeto base Outro ponto relevante a ser considerado que muitas vezes o valor estabelecido para o circuito n o um valor comercial encontrado ent o identificar isso durante a elabora o de esquem ticos facilita propagar as mudan as decorrentes dessa altera o para o restante do sistema E ainda buscar escolher componentes padr o ou seja evitar escolhas muito espec ficas que possam inviabilizar atualiza es ou reprodu es do sistema no futuro 3 0 PROJETO DA PLACA DE CIRCUITO IMPRESSO 7 de circuito impresso o meio mais comum pr tico usado para montagens definitivas de sistemas eletr nicos Os processos de confec o de placas de circuito impressos s o variados podendo distinguir se basicamente 28 em processos caseiros e processos profissionais mais elaborados os quais possibilitam uma produ o industrial em larga escala Pedroso S d O termo circuito i
147. ira mais detalhada poss vel e uma vez definidas quanto menos suscept veis a mudan as melhor Vargas 2009 4 2 PROJETO CONCEITUAL DO SISTEMA Ap s algumas reuni es com a equipe do projeto chegou se a uma plataforma constitu da por dois n cleos de processamento sendo que um utilizando um microcontrolador e outro um dispositivo reconfigur vel do tipo FPGA Para tanto foi definido que ambos os dispositivos deveriam funcionar independentemente um do outro ou em conjunto conforme a necessidade do projetista A partir disso partiu se para a agrega o de componentes essenciais a cada um dos n cleos O conceito elaborado mostrado na Figura 1 Alimenta o q Alimenta o Mem ria Meme ARM FPGA CORE CORE metes Interfaces Comunica o Comunica o 42 Figura 1 Esquema conceitual da plataforma reconfigur vel de controle 4 3 ELABORA O DOS CIRCUITOS ELETR NICOS Para a desenvolvimento do projeto foi utilizado o software CAD EDA Altium Designer vers o 6 9 Foram utilizadas as ferramentas de elabora o de esquem tico e projeto de PCI Durante a evolu o do projeto da plataforma reconfigur vel em alguns momentos foi necess rio criar componentes utilizando tanto a sua representa o eletr nica como seu formato f sico que mais tarde seriam utilizados na fabrica o do projeto final da PCI Todos os circuitos elaborados foram disponibilizados no AP NDICE A e explicad
148. istema propriamente dito testes modulares e de integra o O isolamento da fonte de alimenta o para que ela seja testada antes de qualquer outro m dulo importantes pois caso haja alguma falha de projeto ou mesmo defeito de componente uma eventual sobrecarga n o transmitida para o restante do sistema 33 Constatado o correto fornecimento de tens o pelos m dulos de alimenta o segue se para os testes dos demais m dulos de todo o sistema Quando n o for poss vel o teste em determinado m dulo isoladamente ele deve ser testado ap s constatado o correto funcionamento do m dulo principal ou seja o que cont m o n cleo do sistema ao qual este aquele m dulo est vinculado O m dulo principal ao ser alimentado inicialmente deve se verificar se todos os pinos de alimenta o est o com tens o condizente com o projeto Feita essa verifica o passa se para a fase de programa o Antes de iniciada a programa o deve se verificar se a arquitetura utilizada disponibiliza ferramentas de desenvolvimentos e programa o muitas vezes oferecidas pelos fabricantes dos dispositivos A configura o inicial de ferramentas desse tipo pode ser um tanto trabalhosa mas os tutorias dos fabricantes ou disponibilizados na internet facilitam esse trabalho Testes simples como ligar e desligar LED s por meio dos bot es poss vel observar o funcionamento tanto l gico quanto das estruturas f sicas bot es LED s 5232 r
149. istores entre 1kO e 10kQ tanto para o pino de dados quanto para de clock Optou se presente caso por utilizar resistores de 2 em ambos os pinos para garantir sincronia e possibilidade de altas velocidades de transmiss o de dados em torno de 400kbit s Figura 13 Circuito de comunica o para a interface microcontrolador utilizado j traz implementado si duas interfaces de comunica o Optou se por utilizar uma delas para a comunica o externa a outra para uma eventual comunica o FPGA Foi disponibilizado um conector 3x2 exclusivo para a comunica o externa Ele est identificado na placa como 11 A Tabela 10 correlaciona o sinal correspondente a cada pino para a comunica o externa Tabela 10 Correspond ncia entre pinos e sinais da comunica o externa 4 3 4 5 M DULO DE COMUNICA O DO ARM ARM RS232 Segundo Canzian S d RS uma abrevia o de Recommended Standard ou padr o recomendado Ele relata uma padroniza o de uma interface comum para comunica o de dados entre equipamentos criada no in cio dos anos 60 por um comit conhecido atualmente como Electronic Industries Association EIA Naquele tempo a comunica o de dados compreendia a 58 troca de dados digitais entre um computador central mainframe e terminais de computador remotos ou entre dois terminais sem o envolvimento do c
150. itetura de registradores oad store Esses Cls j se consagraram no mercado por seu grande potencial de aplica es 23 devido alta performance associada ao baixo custo Alguns aparelhos que atualmente utilizam o ARM7 s o Apple iPod Nintendo Ds e Game Boy Advance v rios celulares Nokia Lego Mindstorms NXT SEGA Dreamcast J o FPGA representa a nova gera o de solu es para ambientes embarcados Sistemas de desenvolvimento baseados em computa o reconfigur vel sistemas hardware reconfiguravel apresentam caracteristicas baixo consumo de energia paralelismo de opera es capacidade de integra o flexibilidade e opera o modular Por fim destacou se a import ncia e vantagens da utiliza o de computa o reconfigur vel em compara o com tecnologias baseadas unicamente nas maquinas de von Neumman especialmente em consumo energ tico Por outro lado os GPPs contam com a vantagem de apresentarem melhores resultados computacionais em rela o cada d lar investido Hamada et al 2009 A uni o das duas tecnologias em uma nica plataforma d a possibilidade ao usu rio de extrair o melhor de cada uma delas Tomando como refer ncia essa revis o bibliogr fica partiu se para a elabora o da metodologia para a fabrica o da plataforma No Capitulo 3 ser o apresentados os esquemas conceituais de concep o do projeto passando pela metodologia adotada sele o dos componentes fabrica o de pl
151. izados para a montagem de cada unidade da plataforma 4 5 PROJETO DA PLACA DE CIRCUITO IMPRESSO Seguindo as defini es metodol gicas optou se pela contrata o de um profissional com experi ncia na elabora o de layout de PCI Seguindo recomenda es de colegas engenheiros atuantes na elabora o de projetos eletr nicos foi contratado o ayoutista Paulo Egon para a execu o do servi o Ele executa projetos de grandes empresas nacionais26 e bem reconhecido pela qualidade do seu trabalho Contato PCB Projetos Eletr nicos pcbproj gmail com 4 6 MANUFATURA DA PLACA DE CIRCUITO IMPRESSO Seguindo as defini es metodol gicas optou se pela contrata o de uma empresa especializada nesse tipo de servi o Por meio de uma busca na internet foram encontradas diversas empresas nacionais que realizam a manufatura de PCI entretanto como o projeto ora em tela contem quatro camadas dentre as contatadas apenas quatro tinham ferramental para executar o servi o S o elas Circuibras website http www circuibras com br Curitiba PR Micropress website http www micropress com br S o SP PCI Paran website http www pciparana com br Pinhais PR Print website http www printcir com br Tabo o da Serra SP Ap s uma analise de custos foi selecionada empresa Print Circuits Eletronica Ltda para a impress o de quatro placas conforme projeto desenvolvido A placa foi elab
152. kl P EB x e j L jM EM p _____ E i EL Figura 33 Esquem tico dos m dulos constituintes do sistema de controle 4 4 SELECAO E COMPRA DE COMPOENTES Em conjunto com a elabora o dos circuitos foi feita a sele o dos componentes por meio de an lise de disponibilidade de fornecimento facilidade de aquisic o confiabilidade quantidade em estoque continuidade de fabrica o valor em rela o aos similares e compromisso ambiental de modo a realizar a melhor escolha junto a alguns fornecedores nacionais e internacionais Entre os fornecedores nacionais foram contatados a ME Componentes Webpage www mecomp com br Bras lia b Sitecomp webpage www sitecomp com br S o Paulo RGN Componentes Email vendas rgncomponentes gmail com br S o Paulo Entre os fornecedores internacionais foram contatados Farnell webpage www farnell com br EUA b Mouser Webpage www mouser com EUA c Digikey webpage www digikey com EUA 88 Pelo conjunto de componentes selecionados considerando facilidade de aquisi o capacidade de fornecimento e tendo como refer ncia o menor custo optou se por realizar toda a compra de um nico fornecedor norte americano a Digikey Corp Foram comprados componentes em quantidade equivalente montagem de tr s plataformas O AP NDICE D apresenta a lista completa dos componentes util
153. lha Cruzamento sem ilhas Correspond ncia entre trilhas e ilhas Fonte http www nabucoeletronica com br files pci pdf Outro fator a ser considerado o material de fabrica o da placa Existem inumeras composi es no mercado podendo inclusive serem combinadas tendo cada uma propriedades espec ficas para cada necessidade A exemplo pode se citar Micropress S d a CEM 1 Resina Ep xi Fibra de vidro na superf cie e Papel no interior Chamado de Composite b 3 Resina Ep xi e Fibra de vidro n o trancada c FR 1 Resina fen lica e Papel d FR 2 Resina fen lica e Papel 31 e FR 4 Resina ep xi e Tecido de fibra de vidro f RO 3003 PTFE e Cer mica g RO 4003 Fibra de vidro com cer mica e hidrocarboneto h RT Duroid 5880 PTFE e Microfibra de vidro i RT Duroid 6010 PTFE e Cer mica j TMM Cer mica hidrocarboneto k Ultralam 2000 PTFE e Fibra de vidro tran ada A escolha deste fator depende de vari veis como utiliza o design varia o de temperatura resistividade imped ncia faixa de frequ ncia e custo Micropress S d Normalmente essa escolha feita a partir de uma consulta ao fabricante de placas que de acordo com as vari reis apresentadas sugere a melhor op o Recomenda se a terceiriza o desta etapa por meio da contrata o de empresas ou profissionais especializados na execu o deste tipo de servi o 3 6 MANUFATORA
154. lizada em 3V3 Optou se por manter o circuito utilizado pois caso algu m tome os projetos utilizados para a fabrica o da vers o 1 1 n o se perca Destaca se que a vers o 1 2 essa anota o j foi corrigida 4 3 1 3 SISTEMA DE RESET PARA O M DULO ARM ARM DRIVER RESET Por ltimo foi inserido ainda no bloco ARM Alimenta o um dispositivo supervisor de circuito com microcontrolador para gerenciar a reinicializa o do ARM em ingl s driver reset Basicamente o MCP130 um dispositivo supervisor de voltagem que mantem o microcontrolador no estado de inicializa o at que a fonte de voltagem atinja n veis est veis de opera o O driver reset tamb m opera como um protetor de condi es adversas quando a fonte de alimenta o oscila abaixo dos n veis ideais de opera o do microcontrolador Microchip S d Al m disso ele ainda reinicia microcontrolador em caso de perda de alimenta o e tamb m auxilia na reinicializa o por op o do usu rio No circuito implementado o simples pressionamento do bot o S1 permite que o ARM seja reinicializado com seguran a Figura 4 ilustra o circuito com a fun o de driver reset 46 Figura 4 Circuito gerenciador de reinicializa o do ARM ARM Driver Reset 4 3 2 M DULO DE MEM RIA DO ARM ARM MEM RIA O pr prio microcontrolador j traz em si 40k Bytes de memoria est tica de acesso aleat rio SRAM para opera es que exijam acesso aos
155. lizado para distribui o de clock Figura 18 Circuito distribuidor de clock FPGA 4 3 7 M DULO DE MEM RIA PARA O FPGA MEM RIA O pr prio FPGA j traz em si 73k Bits de mem ria RAM distribu da e 360K de RAM em bloco De modo a viabilizar projetos mais robustos especialmente voltados aquisi o an lise monitoramento e controle de dados optou se por inserir uma mem ria externa ao FPGA Foi selecionada uma EEPROM Flash com capacidade de armazenamento de 4 Mega bytes Foi escolhido o Cl XCFO4SV do fabricante Xilinx Inc cujo tipo de programa o utilizada o ISP 73 in system programmable Este recomendado Xilinx Inc pela compatibilidade com o FPGA utilizado Xilinx 2008 O circuito implementado foi extra do de uma nota de aplica o da fam lia Spartan 3 e nesta nota o circuito sugerido j integra a comunica o externa JTAG topologia a ser utilizada A Figura 19 ilustra a montagem implementada na placa de circuito impresso Nessa configura o o FPGA e a mem ria flash s o ligados em s rie ao computador facilitando assim a programa o de ambos Memoria Figura 19 Circuito implementado para mem ria externa do FPGA utilizando interface JTAG na vers o V1 1 Pode ser observado que o conector P8 a interface de sa da da comunica o JTAG sendo que a equival ncia de pinos pode ser encontrada na Tabela 16 Tabela 16 Descri o dos pino
156. lmente est abrindo espa o para a computa o reconfigur vel a qual promete trazer profundas mudan as pr ticas tanto para a computa o cientifica quanto para sistemas ub quos embarcados Ela tende a ser a ferramenta para romper as barreiras entre a computa o de alta performance e o cotidiano das pessoas Hartenstein 2006 Atualmente a fronteira tecnol gica dos sistemas ub quos depende do avan o da computa o reconfigur vel Edwards Green 2003 Seguindo as tend ncias de futuro da eletr nica b sica espera se que a plataforma elaborada neste trabalho sirva de subsidio para o desenvolvimento da eletr nica nacional e ainda possa dar suporte a projetos de automa o ub qua principal justificativa para o in cio do desenvolvimento deste projeto a reduzida oferta de uma plataforma semelhante no mercado envolvendo dois n cleos de processamento em que um deles seja reconfigur vel assim como interfases apropriadas para trabalhos de automa o onde possam ser aplicados os conceitos de computa o embarcada Finalmente uma tend ncia atual para o incremento da quantidade de software direcionada para sistemas embarcados Conforme a Lei de Rammig a quantidade de softwares desenvolvidos para sistemas embarcados dobrado a cada dez meses Rammig S d Al m disso estima se que 90 de todos os software produzidos para sistemas embarcados atualmente s o voltados para o uso em FPGAs Hartenstein 2006 Tendo
157. mberto Llanos Quintero que de maneira muito s bia vem sendo meu mentor e minha refer ncia em termos de conhecimento tica e seriedade dentro da Universidade de Bras lia durante anos Agrade o de cora o pela confian a generosidade e sobretudo pela amizade minha esposa Ketlen C sar e filha Emily C sar que com muito amor e cuidado sempre souberam entender e me apoiar nas maiores dificuldades e responsabilidades advindos deste compromisso Pelas indispens veis e valiosas contribui es feitas por minha esposa ao longo deste trabalho Aos meu pais Samoel e Cleoni C sar que nunca hesitaram em oferecer me melhor de seus recursos financeiros ticos morais e crist os Por me conduzirem pelos caminhos da verdade e da vida Aos meus sobrinhos Estev o e Jordana pelo comportamento exemplar durante a fase de elabora o deste relat rio minha irm Denise C sar e meu cunhado Enoque Castro pela amizade e companheirismo minha fam lia e amigos por tudo que ensinaram e por todas as contribui es direta ou indiretamente dadas Em especial ao MsC Magno Batista Corr a que de maneira muito espirituosa dedicou noites e fins de semanas a ajudar incondicional e irrestritamente a atingir os resultados ora alcan ados Da mesma forma sua esposa e filha pela compreens o e bondade Conselho Nacional de Desenvolvimento Cient fico e Tecnol gico pelos importantes aportes financeiros indispens veis para a exec
158. ments RAM lt 40004000 40007 L E ADOOS AH NH EFE Command Lines RAM 1 0 7 empty User defined data segments Figura 80 Configura o do projeto Linker gt List gt Linker command file configuration tool C Embedded Workbench IDE Abrir se uma nova janela que dever conter o nome e o local do arquivo de configura o que ir ser gerado Clicar em salvar A Salvar como n ws Saver Hardware test e cr E E d Data de meodificac d Debug 03 06 2012 13 35 Pasta de arquiees de MakeApp Files 03 06 2012 13 37 Pasta de arquivos de settings 03 06 2012 13 22 Pasta de arquivos rea de Trabaho qua Biblobecas i Computador m Rede Nome zT ETE gt ss Tipo xei Files Ed Cancelar Figura 81 Salvando arquivo de configura o IAR Embedded Workbench IDE Ao voltar janela Options clicar OK Ap s esse longo processo de configura o o compilador est pronto para a programa o Como ser o usadas as fun es criadas pelo AH MakeApp necess rio tamb m fazer algumas altera es no ambiente do IAR antes de desenvolver o programa No workspace clicar duas vezes em usercode c e ap s o coment rio Inicialise 178 used periferals retirar os coment rios das fun es de configura o de acordo com os perif ricos que ser o ut
159. mments library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following library declaration if instantiating any Xilinx primitives this code library UNISIM use UNISIM VComponents all entity teste_not is port 7 8 9 10 11 12 1 3 14 ARM in std logic D19 D20 D21 D22 D23 D24 D25 D26 TO ARM out std logic end teste not architecture Behavioral of teste not is begin D22 FROM ARM TO ARM BT9 D23 0 D21 0 D20 0 D19 lt 0 D24 0 D25 0 D26 0 end Behavioral 194 Arquivo teste not ucf Start of Constraints generated by Start of PACE I O Pin Assignments 7 LOC p77 BT8 LOC p83 BT9 LOC p84 BT10 LOC p86 BT11 LOC p87 BT12 LOC p69 BT13 LOC p74 BT12 LOC D19 LOC p97 D20 LOC p96 D21 LOC p94 D22 LOC p93 023 LOC p89 D24 LOC p99 NET D25 LOC 0100 D26 LOC p102 NET FROM ARM LOC 0171 NET TO ARM LOC p168 ZPACE Start of PACE Area Constraints ZPACE Start of PACE Prohibit Constraints End of Constraints generated by 195 A A AP NDICE G CIRCUITOS ELE
160. mpresso derivado do m todo original onde um padr o gravado ou estampado usado para mascarar as reas desejadas de uma placa de cobre O objetivo principal da placa de circuito impresso a circula o da corrente de um circuito por meio de uma fina camada de cobre ou outro condutor fixando os componentes melhorando sua distribui o e diminuindo o espa o necess rio montagem Pedroso 5 4 camada condutora est fixada sobre uma base isolante por exemplo fenolite ou fibra de vidro sendo que na maior parte das aplica es industriais utilizam se duas ou mais camadas de cobre separadas pela base isolante Pedroso 5 4 processo de fabrica o da placa de circuito impresso pode ser dividido em duas etapas distintas e igualmente importantes a elabora o do layout b impress o da placa Elaborar o layout de uma placa de circuito impresso n o um processo muito simples Por exemplo na ferramenta de auxilio ao desenvolvimento CAD EDA Altium Designer ao final do projeto esquem tico dos circuitos poss vel exportar este projeto para a interface de elabora o de layout Entretanto um projeto bem sucedido requer o cumprimento de muitos requisitos e restri es os quais s podem ser atingidos por um projetista experiente sobretudo quando se trata de um projeto de multiplas camadas ferramenta disponibiliza total integra o e compatibilidade entre os projetos e de maneira bem simples po
161. n vel acad mico praticamente imposs vel Levando se em considera o a complexidade da plataforma diante da capacidade da equipe considera se que os resultados obtidos superaram as expectativas Algumas falhas de projeto eram de certa forma at mesmo esperadas que fossem descobertas durante a fase de testes Considerando a quantidade de circuitos implementados e a quantidade de erros fundamentais identificados apenas 3 vide sess o 6 3 poss vel afirmar que o projeto obteve sucesso no atingimento de seus objetivos Os erros foram facilmente corrigidos e com isso prontamente estabelecido o pleno funcionamento da plataforma 108 Destaca se mais uma vez que o objetivo dos testes n o era demonstrar o pleno potencial da plataforma e as incont veis possibilidades de utiliza o dela no controle de processos Os testes dedicaram se t o somente a demonstrar que as principais fun es da plataforma est o em funcionamento e podem ser utilizadas conforme a necessidade do projetista Considera se que o mais relevante e condizente com o objetivo do projeto como um todo foi obter j na primeira vers o uma plataforma operacional com os dois n cleos operando em regime de normalidade sem qualquer sinal de anomalia ou mal funcionamento identificado 109 CAP TULO 6 CONCLUS ES 6 1 CONSIDERA ES GERAIS O objetivo prim rio deste trabalho consistiu em projetar desenvolver e implementar uma plataforma h brida reconfigur
162. nalmente deve ser o mesmo que Vdd mas pode ser isolado para evitar ru do e erros Este pino deve estar semelhante ao Vdd caso os conversores A D analog to digita e D C digital to analog n o estiverem sendo utilizados Por op o de projeto este pino foi alimentado com a tens o 3V3A Alimenta o por padr o mas foi inserido um jumper JP9 a fim de possibilitar ao usu rio utilizar outra alimenta o conforme desejar Pr ximo ao pino foram inseridos capacitores com o prop sito de filtro de sinais Fonte de alimenta o do RTC Recebe a sa da do Circuito de alimenta o utilizando bateria ARM Bateria RTC ARM Bateria RTC Entrada de alimenta o 3V3A Recebe a sa da do circuito do m dulo ARM Alimenta o tens o 3V3A Entrada de alimenta o anal gica Nominalmente deve ser a mesma que Vdd mas pode ser isolado para evitar ru do e erros Esta tens o serve para alimentar os ADC e DAC Este pino deve estar amarrado ao Vad caso os conversores A D analog to digital e D C digital to analog n o estiverem sendo utilizados Por de projeto este pino foi vinculado ao Vad Terra GND refer ncia de n vel baixo ou OV Recebe refer ncia do circuito ARM Alimenta o Terra GND anal gico Nominalmente deve ser o mesmo que Vss mas pode ser isolado para evitar ru do e erros Este pino deve estar amarrado ao Vss caso os ADC e DAC n o estiverem sendo utilizados Por op o d
163. nectados no total 208 a apresenta o do componente feita por blocos a alimenta o b SPI c Bank 0 d Bank 1 e Bank 2 e f Bank 3 No que concerne alimenta o foram utilizados in meros capacitores de filtro de sinais para estabilizar cada tens o de entrada Conforme j explicado cada um dos quatro bancos de entradas e sa das podem ser alimentados com alguns valores pr definidos de tens o De forma a preservar esta caracter stica e dar ao usu rio a opc o de escolha foram inseridos seletores jumpers que possibilita alimentar cada banco com 1V2 2V5 ou 3V3 independentemente O seletor P4 viabiliza a sele o de alguma das 3 tens es 82 para o Banco 0 Da mesma forma o seletor 5 est para o Banco 1 7 para Banco 2 e por fim o P6 para o Banco 3 A Figura 27 mostra esquematicamente o bloco de alimenta o do FPGA HE 48 888 888 888 n m hf 92 olo c 35 LES 9 SS x d lt ta we ta Figura 27 Bloco de alimenta o do FPGA Seguindo recomenda es feitas por colegas atuantes no desenvolvimento de PCBs no mercado foram inseridos conjuntos de 5 capacitores de 1nF 8 de 4 nF um de 0 470 e um de 10uF em paralelo com cada entrada de alimenta o de modo a reduzir a possibilidade de oscila o da fonte de tens o que ser utilizada para alimentar o FPGA Em seguida foram feitas as liga es de um
164. ng systems Journal of Systems Architecture v 49 n 4 6 p 267 281 set 2003 FARRAHI H et al Quality of EDA CAD tools definitions metrics and directionsQuality Electronic Design 2000 ISQED 2000 Proceedings IEEE 2000 First International Symposium on Anais 2000 FERNANDEZ FILHO J S P KEDBG JTAG UM DEPURADOR ARMJTAG PARA O ERESI REVERSE ENGINEERING FRAMEWORK p 56 2009 GHASEMI H R et al Augmenting general purpose processors for network processingField Programmable Technology 2003 Proceedings 2003 IEEE International Conference on Anais dez 2003 GREGSON R J et al The development of application specific integrated circuits using the System Design Synthesis ToolASIC Seminar and Exhibit 1989 Proceedings Second Annual IEEE Anais set 1989 GUAN S GUO F A fast and accurate positioning algorithm of PCB location hole coordinate base on the potential functionEnvironmental Science and Information Application Technology ESIAT 2010 International Conference on Anais jul 2010 HAMADA T et al A Comparative Study on ASIC FPGAs GPUs and General Purpose Processors in the O N 2 Gravitational N body SimulationAdaptive Hardware and Systems 2009 AHS 2009 NASA ESA Conference on Anais 29 ago 2009 HARTENSTEIN R Why we need reconfigurable computing education IntroductionThe 1st International Workshop on Reconfigurable Computing Education RCeducation 2006 March Anais 2006 HAR
165. nica o Transformer ETHERNET 149 6 P13 USB Ethernet B 10 M DULO PRINCIPAL DO FPGA SPARTAN 3 FPGA CORE A Figura 63 mostra o posicionamento dos principais componentes que comp em o n cleo de processamento associado ao FPGA TESE PebDoe E i f im GRACO UnB g TT A Figura 63 Localiza o dos componentes do m dulo FPGA CORE Tabela 30 Descri o dos componentes referentes ao m dulo FPGA CORE Circuito Integrado 67 U2 XC3S500E Unidade de processamento FPGA 4PQG208C Disposi o do Bank2 na FPGA 150 Disponibiliza pinos n o utilizados do Bank3 Disponibiliza pinos n o utilizados do BankO PI Conector Disponibiliza pinos n o utilizados do BET Disponibiliza pinos n o utilizados do Bank2 Conector Disponibiliza pinos n o utilizados do Bank1 B 11 CONCLUS O SOBRE A APRESENTA O DA PLATAFORMA Esta sess o foi dedicada a apresentar fisicamente os componentes dos m dulos implementados na plataforma e as fun es dos conectores e principais dispositivos O objetivo aqui foi apresentar os m dulos e seus componentes para que o desenvolvedor ou usu rio possa localizar mais facilmente os componentes constituintes do sistema Assim este Anexo servir de guia e documenta o de suporte necess ria quando da utiliza o da plataforma Isso porque al m de servir como mapa referen
166. nte no CAP TULO 5 4 9 CONCLUS O DO CAP TULO Neste cap tulo foram apresentadas todas as etapas percorridas durante o desenvolvimento da plataforma Aqui encontram se documentados todos os circuitos eletr nicos que foram efetivamente implementados na vers o 1 1 da plataforma conforme metodologia definida e apresentada no CAP TULO 3 27 Dispon vel em http www equitronic com br Acesso em 01 01 2012 90 Adicionalmente foram apresentados todos os m dulos de suporte aos n cleos de processamento bem como a justificativa de escolha de cada circuito Ao final desta etapa diversas revis es foram feitas pela equipe interna e colaboradores de modo a aprimorar os circuitos desenvolvidos e eliminar poss veis falhas Algumas das contribui es e mudan as de projeto adv m da experi ncia pr tica que a equipe possui Buscando seguir a metodologia elaborada os projetos foram desenvolvidos de maneira independente uns dos outros para que ao final pudessem ser reunidos em um sistema integr vel harm nico de f cil entendimento e manuten o Foi relatado ainda que a execu o das etapas finais de projeto fabrica o de placas e montagem de componentes tiveram de ser terceirizadas por empresas nacionais por exigirem infraestrutura ferramentas e maquin rio especializado final desta etapa chegou se materializa o da plataforma propriamente dita A etapa de desenvolvimento consistiu na transforma
167. o Esse acesso aos dados em blocos faz com que ela realize opera es mais rapidamente que as tradicionais EEPROMSs que normalmente acessam os dados byte a byte 47 diversos Kits baseados nesse microprocessador percebeu se que n o usual Uso de mem rias desse tipo para plataformas desse porte Assim foi escolhida uma com capacidade de armazenamento de 1 Mega bytes Para tanto foi selecionado 24LC1025 da Microchip Technology e sua liga o foi feita conforme mostrado na Figura 5 Figura 5 Circuito para mem ria externa do ARM 4 3 3 PROJETO DE INTERFACES O ARM INTERFACES Outro m dulo que foi criado foi o de interfaces com o usu rio Este m dulo congrega circuitos dedicados intera o com o usu rio ou desenvolvedor Durante a fase de elabora o de novos projetos por vezes s o necess rios testes de sinais entrada e sa da de dados que de maneira simples podem ser implementados na placa auxiliando assim o desenvolvedor H ainda projetos que dependem de entrada e retorno ao pr prio usu rio e quando n o est o implementadas no pr prio circuito exigir um trabalho extra do desenvolvedor para montar e compatibilizar componentes extras visando suprir as necessidades do projeto 4 3 3 1 INTERFACE DE ENTRADAS DIGITAIS ARM PUSH BUTTON Foram elaborados dois modos para entrada de dados a bot es caracterizando entradas digitais e b potenci
168. o ARM 51 Tabela 7 Correspond ncia entre pinos e sinais da comunica o ARM SPI 52 Tabela 8 Correspond ncia entre pinos e sinais no conector ARM JTAG 55 Tabela 9 Fun o do jumper em P12 5 57 Tabela 10 Correspond ncia entre pinos e sinais da comunica o externa 58 Tabela 11 Correspond ncia entre pinos sinais da comunica o RS232 half duole ARM uyu puyuy uy PM PM ard IM MTM 60 Tabela 12 Correspond ncia entre pinos e sinais da comunica o RS232 full QUDIOX n RE 60 Tabela 13 Correspond ncia entre pinos e sinais da comunicac o RS232 full c ple AAI CRT 60 Tabela 14 Descri o dos pinos fun o e respectiva utiliza o na Tabela 15 Resumo das voltagens de alimenta o da Spartan 3E FPGA 71 Tabela 16 Descri o dos pinos do conector P8 JTAG externo do FPGA 74 Tabela 17 Correspond ncia entre bot es de interface e pinos no FPGA 77 Tabela 18 Correspond ncia entre LEDs de interface e pinos no FPGA 79 Tabela 19 Descri o dos pinos sinais utilizados no protocolo Ethernet unu uu u A TE E aun 92 Tabela 20 Liga es de integra o entre ARM e 87 xvii Tabela 21 Descri o dos componentes re
169. o desenvolvimento do sistema serviu de guia para a execu o de todas as etapas subsequentes Definida a metodologia partiu se para o desenvolvimento pr tico do projeto conforme descrito no CAP TULO 4 38 CAP TULO 4 DESENVOLVIMENTO DO PROJETO Com o objetivo de se criar uma plataforma reconfigur vel para dar suporte s poss veis aplica es descritas no CAP TULO 2 partiu se para a sele o adequada de dispositivos essenciais ao projeto De fato o produto resultante desse sistema tamb m uma plataforma para desenvolvimento de futuros sistemas no mbito dos sistemas embarcados que n o se sabe a priori que tipo de processamento requisitar o Sinais de udio e v deo por exemplo podem precisar de elevada capacidade de processamento ao passo que o monitoramento de um ambiente residencial n o exigir tanto O desafio inicial foi adequar os componentes que pudessem atender uma grande parte de projetos de processamento de dados sinais e na medida do poss vel reduzir ao m ximo os custos relacionados s aplica es Para isso foram tomados como refer ncia alguns projetos que vinham sendo desenvolvidos entre os alunos de engenharia da Universidade de Bras lia Tamb m foram considerados alguns kits de desenvolvimento dispon veis no mercado que pudessem atender maioria das demandas do curso de Engenharia Mecatr nica partir disso optou se por desenvolver um sistema composto por dois n cleos de processamento O
170. o est sendo utilizado no LED 07 TRACEPKTS Trace Packet bit 3 Padr o com pull up interno P1 18 Pino de prop sito geral entrada e sa da digital P1 18 Este pino est sendo utilizado no LED 08 2 2 Trace Packet bit Padr o I O com pull up interno 1 17 Pino de prop sito geral entrada e sa da digital P1 17 Este pino est sendo utilizado no LED D9 Trace Packet bit 3 Padr o com pull up interno 1 16 Pino de prop sito geral entrada e sa da digital Este pino est sendo utilizado LED 010 Trace Packet bit 3 Padr o com pull up interno 0 31 Pino de prop sito geral sa da digital General Purpose Output GPO UP LED LED indicador de bom link USB Este pino est sendo utilizado para esta fun o CONNECT Sinal utilizado para chavear resistor externo de 1 5 sob controle de software a ativa o deste sinal em LOW 0 30 Pino de prop sito geral entrada e sa da digital Este pino est sendo utilizado no Bot o BT2 ADO 3 Conversor A D 0 entrada 3 Esta entrada n P0 29 Pino de prop sito geral entrada e sa da digital a O vo P1 16 TRACEPKTO 0 31 0 LED CONNECT 0 30 00 3 EINTS CAPO 0 O Este pino est sendo utilizado como uma das sa das
171. o layout do projeto PCB da plataforma e ainda as quatro camadas layers condutoras separadamente 9 J no AP NDICE D apresentada a lista de todos os componentes necess rios para a montagem de cada unidade da plataforma reconfigur vel O AP NDICE E traz em detalhes todas as ferramentas utilizadas para a programa o bem como os procedimentos e configura es necess rias em cada uma delas no AP NDICE F est o disponibilizadas todas as linhas de c digo de programa o utilizadas tanto no ARM quanto no FPGA Por fim no AP NDICE G est o disponibilizados os circuitos constituintes da segunda vers o da plataforma 10 CAP TULO 2 FUNDAMENTA O TE RICA seguir ser o apresentadas as fundamenta es te ricas mais relevantes necess rias durante a fase de desenvolvimento do projeto 2 1 SISTEMAS EMBARCADOS A nfase das pesquisas em sistemas eletr nicos h algum tempo j se voltou para um mercado muito mais vasto que s o os sistemas embarcados Eles s o definidos como sistemas computacionais para uso espec fico ou dedicados Saint Jean et al 2007 tamb m conhecidos como sistemas embutidos possuem basicamente as mesmas partes de um computador mas a especificidade de suas tarefas faz com que muitas vezes n o sejam nem usados nem percebidos como tal Srivastava et al 1998 S o exemplos t picos destes sistemas c meras digitais roteadores de rede IP hod metros pilotos autom ticos e sistemas de contr
172. o o avan o elabora o de produtos baseados em sistemas embarcados com caracter sticas de sistemas em tempo real resultou na elabora o de v rios conceitos de aplica es tais como dom tica e computa o ub qua Weiser 1991 Esses sistemas tamb m s o conhecidos como computa o pervasiva tecnologia calma coisas que pensam ou ainda intelig ncia ambiental Satyanarayanan 2001 os quais despertam grande interesse da comunidade acad mica e especialmente do Laborat rio de Eletr nica do Em ingles General Purpose Processors processo de desenvolvimento desses dispositivos sistemas para aplica es em automa o dom tica e computa o ub qua depende da combina o adequada entre software e hardware Muitas vezes os projetistas optam por utilizar hardwares prontos para acelerar a fase de pesquisa e desenvolvimento de novos produtos A elabora o do software torna se mais r pida e barata em rela o ao hardware quando existe uma plataforma para desenvolvimento pronta Dagnino 2001 Com um hardware dedicado a testes e desenvolvimento em m os para sistemas embarcados poss vel evoluir e amadurecer o produto at que ao final seja elaborado um hardware ad hoc nada al m do suficiente para a aplica o desejada Sistemas embarcados s o ideais para ambientes que exijam aspectos como flexibilidade bom desempenho baixo consumo de energia e pot ncia e ainda portabilidade Saint Jean
173. o sequencial Cada LED est ligado a um pino correspondente no FPGA conforme a Tabela 18 78 Tabela 18 Correspond ncia entre LEDs de interface e pinos FPGA SEQUENCIA LED PINO NO ARM 4 3 9 PROJETO DO CIRCUITO ETHERNET PARA O FPGA partir da proposta inicial de se desenvolver uma plataforma que atendesse tamb m aplica es em computa o ub qua que por natureza exigem intera o e interoperabilidade com outros dispositivos incluir comunica o Ethernet no sistema tornou se essencial A rede Ethernet padronizada pela norma IEEE 802 3 Ela do tipo barramento e constitui uma das op es para a camada host rede do modelo de refer ncia TCP IP Cada dispositivo Ethernet deve possuir um n mero Media Access Control que o identifica unicamente Ele formado por um conjunto de seis n meros hexadecimais de dois d gitos 48 bits Todos os dispositivos se interligam por um HUB que nada mais que um concentrador recebendo dados de um dispositivo e repassando aos demais comunica o em uma estrutura desse tipo exige que camadas superiores pe am o envio de um determinado pacote a um dispositivo com certo numero IP Assim deve se procurar na rede qual dispositivo possui aquele P para ent o se obter o seu endere o atrav s desse endere o que um dispositivo consegue se comunicar com aquele desejado atrav s do meio f sico Ethernet Isso feito atrav s de um protocolo chamado ARP
174. o sistema O pr prio manuseio dos circuitos impressos se n o realizados de forma adequada suficiente para danific los Dispositivos danificados podem prejudicar outros e assim danificar todo o sistema Recomenda se a terceiriza o desta etapa por meio da contrata o de empresas nacionais especializadas 3 8 METODOLOGIA DE TESTE DO SISTEMA PROJETADO O primeiro teste a ser realizado no hardware da PCI pelo pr prio fabricante da placa de circuito impresso antes da soldagem dos componentes Esse teste consiste na verifica o de boa condutibilidade das trilhas reas de isolamento clearance assim como a verifica o da aus ncia de curtos circuitos Recomenda se ainda assim uma checagem manual especialmente das liga es referentes alimenta o de cada componente para verificar se todas as trilhas est o interligadas conforme o projeto A metodologia adotada para testes do sistema deve seguir a l gica de desenvolvimento dele Quando s o utilizados sistemas modulares desacoplados por meio de jumpers os testes de funcionamento se tornaram bastante descomplicados tendo em conta a possibilidade de isolar partes do sistema pela remo o de jumpers na placa Dessa forma deve se realizar os testes em cada m dulo isoladamente quando poss vel de forma a garantir seu correto funcionamento antes de entrar na fase dos testes de integra o Ap s a montagem dos componentes parte se para o teste de funcionamento do s
175. ochip j fornece toda a interface necess ria Basicamente o funcionamento do controlador se d escrevendo nos registradores e na memoria interna do ENC28J60 atrav s de comandos enviados pela porta SPI Logo o controlador envia os dados para um dispositivo configura se o MAC de destino e em seguida colocado no buffer o pacote desejado para a transmiss o Ap s essa configurac o um comando enviado para que se inicie a transmiss o A ocorre de maneira an loga o pacote recebido colocado no buffer de transmiss o at que o programa o leia O ENC28J60 avisa ao microcontrolador FPGA da exist ncia de um pacote atrav s de interrup o ou atrav s de pooling O primeiro m todo interrompe a execu o do programa no microcontrolador FPGA e passa para a rotina programada que ser encarregada de pegar o pacote recebido No segundo m todo o microcontrolador FPGA de forma peri dica pergunta ao ENC28J60 se existe algum dado no buffer e caso exista faz a transfer ncia O circuito utilizado foi extra do do manual do fabricante do controlador que sugere tanto o circuito quanto os valores dos dispositivos Este circuito tamb m foi utilizado por colegas do Departamento em trabalhos anteriores Chagas 2008 A Figura 26 mostra o circuito implementado Figura 26 Circuito do controlador Ethernet ligado ao FPGA 81 Conforme j adiantado este controlador utiliza interface Essa interface faz uso de qu
176. ole em geral Os projetos de sistemas embarcados podem apresentar uma grande flexibilidade n o apenas do ponto de vista da programa o software mas tamb m em rela o parte f sica hardware especialmente quando implementados em sistemas reconfigur veis Hardware espec fico ou dedicado normalmente separado para tarefas que exigem alto poder de processamento assim as demais funcionalidades s o implementadas por meio de software Wei et al 2008 Sistemas embarcados h certo tempo vem ganhando for a pelos requisitos de economia de energia portabilidade complexidade de processamento e baixo custo Saint Jean et al 2007 Atualmente os sistemas embarcados s o base tecnol gica da computa o ub qua Sudha et al 2007 11 2 2 CONTROLE AUTOMA O NO CONTEXTO DE SISTEMAS EMBARCADOS economia mundial foi marcada no s culo XVIII pela inven o da m quina vapor no fim do s culo X os propulsores da nova revolu o do desenvolvimento s o a tecnologia representada pela inform tica e pelo aperfei oamento dos transportes e das comunica es e a globaliza o Ros rio 2005 Provavelmente os dias atuais entrar o para a hist ria como o per odo da moderna revolu o industrial numa analogia com o per odo inicial da industrializa o no s culo XVIII quando o homem passou a controlar os sistemas de pot ncia Na moderna revolu o industrial o homem conseguiu o controle sobre os sistema
177. ommand file configuration tool Abrir se uma nova janela Options for node PushButton amp Leds ES Category Factory Settings General Opbons C C Compier Output Extra Output Adefine Diagnostics List Config Prose e Linker command Custom Buld Querida i STOOLKIT DIR config irkam xai a Angel defauk program entry AR ROM monitor 3 Link Trace C Thi DO s LMT Search paths one per ina Macraigor TOOLKIT DIRSALIE RDI Third Party Driver b Symbol Segment T P OK Cancel Figura 79 Configura o do projeto Linker gt Config Embedded Workbench IDE Na janela aberta clicar duas vezes na inscri o Internal ROM 8000 FFFFF altere para 40 SFFF limita o de 32Kbytes de mem ria de programa internal RHAM 100000 7FFFFF alterar o valor para 40004000 40007FFF uso total da mem ria HAM Ainda nessa mesma janela clicar na 177 aba Parameters e alterar os valores de CSTACK Size e HeapSize para 2000 Clicar em OK Linker command file configuration tool ARM lt O FFFFFFFE gt Regions Parameters Exception vector addresses 0 3 ROM lt 40 3FFF gt CSTACK Size ROM AU JFFF 2000 Exema ROM 1 0 7 empty HEAP Size User defined const segments 2000 User defined code seg
178. omputador Estes dispositivos poderiam ser conectados atrav s de linha telef nica e consequentemente necessitavam de um modem em cada lado para fazer a decodifica o dos sinais Dessas descobertas nasceu o padr o RS232 Ele especifica a as tens es b temporiza es e fun es dos sinais c um protocolo para troca de informa es e d as conex es mec nicas Conforme Machado Junior 1999 a interface entre um computador ou um terminal e um modem um exemplo de um protocolo da camada f sica pois ele deve especificar em detalhe a interface mec nica el trica funcional e procedimental Estes sinais s o especificados por um conector de 25 pinos tipo D A conex o mec nica padronizada pela International Standart Organization 150 por meio de um conector padr o denominado 25 Como forma de se otimizar o espa o na placa e maximizar as suas funcionalidades optou se por implementar a interface RS232 utilizando apenas as vias essenciais para a transmiss o de dados Esta uma forma bastante difundida entre desenvolvedores de sistemas embarcados Duas s o as vias essenciais de utiliza o do RS232 uma para transmiss o e outra para recep o de sinais Observa se assim que RS232 um protocolo ass ncrono A Figura 14 ilustra o circuito que foi utilizado para disponibilizar duas interfaces de comunica o RS232 Half Duplex DB1 e DB2 ou uma interface Full Duplex no DB2 ao fechar os jumpers JP10 e JP1 f
179. omunica o com FPGA Foi disponibilizado um conector 5X2 exclusivo a comunica o SPI externa Ele est identificado na placa como P10 A Tabela 7 disponibiliza o sinal correspondente a cada pino para a comunica o externa ARM SPI Tabela 7 Correspond ncia entre pinos e sinais da comunica o AHM SPI 52 ___ ARM DONA o 3 Nao Conectado GND SSELO 31 0 7 SCKO 7 0 4 owo 9 MISOO 29 0 5 GD 4 3 4 2 M DULO DE COMUNICA O DO ARM ARM JTAG Em 1985 um cons rcio entre os maiores fabricantes mundiais de circuitos integrados foi formado e recebeu o nome de The Joint Test Access Group ou JTAG O trabalho do grupo era focado em desenvolver padr es de testes para circuitos integrados e placas de circuito impresso O trabalho desenvolvido pelo JTAG foi de tamanho reconhecimento que acabou sendo aprovado pelo Instituto de Engenheiros Eletricistas e Eletr nicos IEEE como o padr o IEEE Std 1149 1 Standard Test Access Port and Boundary Scan Architecture ou simplesmente o padr o JTAG A partir da o JTAG se tornou uma interface largamente utilizada especialmente em projetos envolvendo microcontroladores para testes e depura o de sistemas embarcados Fernandez Filho 2009 O padr o JTAG b sico faz uso de cinco vias de comunica o e dois outros sinais tamb m podem ser utilizados RICK e JTRST a TDI Test Data In entrada
180. on manufacturing plant control Annual Reviews in Control v 31 n 1 p 81 92 2007 PEREIRA JR A C SOUSA F L DE VLASSOV V UM ESTUDO SOBRE O POSICIONAMENTO TIMO DE COMPONENTES ELETR NICOS EM PLACAS DE CIRCUITO IMPRESSO UTILIZANDO ALGORITMOS EVOLUTIVOS S d PIMENTEL J C G LE HUY H A VHDL based methodology to develop high performance servo driverslndustry Applications Conference 2000 Conference Record of the 2000 IEEE Anais 2000 RAMMIG F Visions from the IT Engine Room S d Dispon vel em http www ifip org secretariat tc visions tc10 visions htm gt F M et al Design methodology of application specific integrated circuits for mechatronic systems Microprocessors and Microsystems Embedded Hardware Design v 24 n 2 p 95 103 2000 RO W W GAUDIOT J L A complexity effective microprocessor design with decoupled dispatch queues and prefetching Parallel Computing v 35 n 5 p 255 268 maio 2009 ROS RIO J M Princ pios de Mecatronica 1 ed S o Paulo Pearson Prentice Hall 2005 SAINT JEAN N et al Application Case Studies on HS Scale a MP SOC for Embbeded SystemsEmbedded Computer Systems Architectures Modeling and Simulation 2007 IC SAMOS 2007 International Conference on Anais jul 2007 SATYANARAYANAN M Pervasive computing vision andchallenges 2001 123 SHIMA The Birth Evolution and Future of the MicroprocessorComputer and Informa
181. onar como RTS conforme Tabela 12 DB1 Tabela 12 Correspond ncia entre pinos e sinais da comunica o RS232 full duplex ARM Sinal Nome ARM PORT Transmitter output Data Transmiss o de dados 19 0 0 3 DB2 Receiver Input Data Recep o de dados 21 PO 1 2 DB2 Request to Send output 33 8 7 DB2 Clear to Send 2 via de recepc o 34 0 9 A Tabela 13 mostra resumidamente a func o dos jumpers JP10 e JP11 para o circuito RS232 Tabela 13 Correspond ncia entre pinos e sinais da comunica o RS232 full duplex ARM Jumper JP40 RxDO se torna RTS DB2 RxDO apenas para a fun o de HS232 Full Duplex receptor DB1 RS232 Half Duplex JP41 TxDO se torna CTS no DB2 TxDO apenas para fun o de RS232 Full Duplex transmissor DB1 RS232 Half Duplex 2 Universal Asynchronous Receiver Transmitter parte dos circuitos integrados capaz de traduzir comunica o serial e paralela 60 4 3 4 6 M DULO DE COMUNICA O DO ARM ARM USB Conforme Medeiros J nior Silva 2006 o barramento Universal Serial Bus USB tem desde seu surgimento 1995 se tornado o padr o da microinform tica O seu desenvolvimento partiu da colabora o de diversas empresas l deres de mercado nos segmentos de software e hardware A sua popularidade pode ser atribu da principalmente s seguintes caracter sticas a Facilidade do uso na maioria dos
182. onde ser o salvas e c nome do autor com alguma descri o que compor a documenta o delas A seguir clicar em OK 169 Project settings General Output generation Report generation Hardware test Output director ardware test ES Author Samuel Junior Desenption ARM test program for SJA SJA ARMA FPGA V1 1 Platform Test 1 push buttons amp LEDs OK Cancel al Figura 66 Suporte documenta o MakeApp Em seguida deve se expandir a biblioteca de entradas e sa das de prop sito geral GPIO dar um duplo clique em settings e configurar os ports como entrada ou sa da conforme a necessidade MakeApp Files GPIO Pin direction select 8 15 15 Figura 67 Configura o de entradas e sa das IAR MakeApp Clicar na aba Output generation dar um clique simples em ma gpio c e em seguida clicar em Generate all functions Clicar OK para concluir o procedimento e fechar a janela 33 Em ingl s General Purpose Input Output 170 MakeApp Files 4 M e S S 200 2015 rS 1 16 1 31 Output generation ms gea MA Init GPIO MA Reset GPIO x MA SetPortln MA SetPort ut HeadPort GPIO 4 WwmntePort GPIO B ma Generate ali Functi
183. ons not generate any Functions Figura 68 Gerar todas as fun es MakeApp Por ltimo voltar guia Project Generate all Ao executar esse comando o IAR MakeApp ir gerar todas as bibliotecas apresentadas na pasta de destino bem como o relat rio do projeto Deve ser observado se a ultima linha da janela output view parte inferior da rea de trabalho deve apresentar a seguinte descri o O errors and O warnings conforme pode ser visto na Figura 69 ra Em mA c Filas Hardware teat Makeapp CilMamkenpp Files Hardware Filesima sfr h _ Files Hardware tesztiMaskeApp Filesima acc h 37 files 122 selectable functions and 4820 suto generated macros generated in 115718 lines D errors and warnings Generating project report HIHL FilesiHardware testiEeport htz 0 errors and 0 warnings 4 k M Output Fes Help press Fl 00 Figura 69 Relat rio de procedimento MakeApp E 1 2 UTILIZANDO O EMBEDDED WORKBENCH Feita a configura o no MakeApp parte se ent o para a configura o do compilador Embedded Workbench EWB Antes de se utilizar compilador EWB necess rio fazer algumas altera es para que o ele consiga compilar o programa com os arquivos gerados a partir do MakeApp D
184. orada utilizando quatro camadas e dimens es retangulares de 160x150mm conforme exposto no AP NDICE B Intensionalmente mantidas em sigilo 89 No caso em tela foi escolhida para compor substrato da PCI uma combina o entre os materiais FR 1 FR 2 e FR 4 pois combina bom desempenho em sistemas de placas r gidas alta durabilidade e baixo custo 4 7 MONTAGEM DOS COMPONENTES Conforme definido na metodologia de desenvolvimento esta etapa foi terceirizada uma vez que exige infraestrutura ferramental e experi ncia das quais a equipe n o disp e O objetivo da contrata o foi viabilizar a obten o da plataforma e ainda evitar possibilidades de danos aos componentes e consequentemente ao sistema como um todo Ap s uma busca na internet por empresas especializadas no servi o foi feita a cota o com tr s delas a TRACE LAY OUT website http www tracelayout com br S o Paulo SP b ComLink Equip Eletronicos website http www comlink ind br Caxias do Sul RS Equitronic website http www equitronic com br Campinas SP Ap s uma an lise de custos e confiabilidade foi contratada a empresa Equitronic Equipamentos Eletr nicos Ltda em S o Paulo A empresa est no mercado h mais de 16 anos j executou servi os para os mais diversos tipos de clientes nacionais 4 8 TESTES DOS SISTEMAS A fase de testes do sistema bem como os resultados obtidos est o descritos detalhadame
185. os em mais detalhes ao longo do CAP TULO 4 4 3 1 PROJETO DO MODULO DE ALIMENTA O DO ARM ARM ALIMENTA O O subsistema ARM Alimenta o compreende toda a parte de alimenta o do microcontrolador Este m dulo constitui se de tr s circuitos a regulador de tens o b alimenta o por bateria e c circuito gerenciador de reinicializa o do microcontrolador Uma das vantagens em se fazer uso de kits de auxilio ao desenvolvimento utilizar o material de apoio fornecido pelo fabricante para implementar o pr prio circuito A placa fornecida em perfeito funcionamento prova que o circuito que foi utilizado atende bem s demandas do microcontrolador Ademais os circuitos normalmente utilizados por desenvolvedores de kits de auxilio a projetos de engenharia s o baseados nas recomenda es dos fabricantes N o obstante tudo isso antes de se utilizar qualquer circuito fornecido na documenta o dos kits de desenvolvimento referenciados foi verificado junto documenta o do fabricante dos componentes a compatibilidade entre eles Todos os circuitos que se referem ao subsistema ARM foram baseados reproduzidos algumas vezes com algumas sem modifica o na documenta o fornecida no kit de desenvolvimento PLACA McBoard ARMY7 1 LPC213X do fabricante MOSAICO Dispon vel em http www mosaico com br canal 5 amp pg showProduto amp path produtos amp id 44 Acesso em 09 07 2012 43 4311 PROJETO DO SISTEMA DE
186. os kits de desenvolvimento s o comercializados tanto no mercado nacional como no internacional dispondo dos mais variados tipos de processadores Todavia na grande maioria das vezes contam com apenas um n cleo de processamento Bradley 2010 In meros projetos dependem de um hardware com elevada capacidade de processamento de modo que caso o hardware possua apenas um n cleo pode ser que n o suporte as requisi es do projeto especialmente porque sistemas embarcados normalmente funcionam em baixa frequ ncia Bradley 2010 Sistemas que envolvem o processamento de sinais como udio e v deo muitas vezes requerem um processador dedicado por exemplo execu o de c lculos e processamento propriamente dito atuando como aceleradores de hardware e outro voltado para a ger ncia do sistema Atualmente cada vez mais comum verificar a exist ncia de dispositivos gerenciadores de multim dia voltados para conforto ambiental mas por outro lado bem dif cil um desenvolvedor ou aluno encontrar um nico hardware agregando os requisitos m nimos necess rios especialmente envolvendo uma arquitetura reconfigur vel Kazmierkowski 2011 Foi ent o identificou se a necessidade de se desenvolver uma plataforma h brida que cumpra esses requisitos com qualidade a um baixo custo a qual visa atender o desenvolvimento de projetos de sistemas embarcados para automa o e computa o ub qua 1 2 OBJETIVO O objetivo desse trabalho p
187. os projetos debugging pois servem como retorno visual em testes de funcionamento de partes de algoritmos Al m disso pode servir tamb m para notifica o alerta ou sinaliza o ao usu rio A Figura 8 mostra o circuito utilizado para a interface com LEDs Figura 8 Circuito de interface de sa da com LEDs ARM LEDs A nomenclatura utilizada para cada LED LED A X corresponde a LED ligado ao ARM seguido de seu respectivo n mero sequencial Cada LED est ligado a um pino correspondente no ARM conforme a Tabela 6 50 Tabela 6 Correspond ncia entre LEDs de interface e pinos no ARM 4 3 4 PROJETO DOS SISTEMAS DE COMUNICA O LIGADOS AO ARM ARM COMUNICA O Por ultimo foi implementado um m dulo voltado exclusivamente comunica o externa do ARM utilizando todas as interfaces dispon veis na estrutura do ARM selecionado s o elas b BSD ISP JTAG e USB e f 5232 half e full duplex 4 3 41 M DULO DE COMUNICA O DO ARM ARM SPI O Serial Peripheral Interface um protocolo de interface serial que opera em modo full duplex Pode ser usado para manipular m ltiplos dispositivos mestres e escravos estando eles conectados em um determinado barramento Por ser uma comunica o duplex apenas um nico mestre master ou escravo slave pode se comunicar pela interface durante a transfer ncia de dados Em outras palavras o protocolo SPI n o p
188. parado ou opcionalmente este estudo pode ser incorporado fase de levantamento de requisitos O termo levantamento de requisitos refere se ao um processo que engloba todas as atividades que contribuem para a produc o de um documento de requisitos e sua manuten o ao longo do tempo Com isso busca se levantar ingl s PCB Printed Circuit Board 25 todas as caracter sticas essenciais e n o essenciais que podem ou n o serem incorporadas ao projeto Por meio do levantamento de requisitos busca se obter as mais diversas informa es referentes ao projeto como por exemplo requisitos do utilizador caracter sticas dos usu rios requisitos do sistema design da aplica o levantamento de poss veis dificuldades usabilidade e amigabilidade da solu o performance requisitos operacionais seguran a restri es culturais legais pol ticas etc interessante que sejam separados os requisitos essenciais e n o essenciais ao projeto Assim estabelece se que nenhum requisitos essencial poder ser negligenciado durante a execu o Por outro lado buscar se atender na medida do poss vel viabilidade t cnica financeira e operacional os objetivos n o essenciais Essa distin o facilitar uma eventual fase de aceita o do projeto por parte do demandante Os requisitos definidos na fase inicial do projeto servir o como referencia para a elabora o dos objetivos e metas que dever o ser seguidos por toda a
189. placa conforme projeto fornecido empresa Quatro placas foram entregues em janeiro de 2012 acompanhadas de fotolitos e demais documentos de fabrica o Foi proposto tamb m montar os componentes na placa de circuito impresso Assim como para a confec o da PCI foi contratada a empresa Equitronic Equipamentos Eletr nicos Ltda em S o Paulo para fazer essa montagem Esse processo foi realizado pela equipe por falta de equipamentos e infraestrutura necess ria para manusear e soldar componentes SMD plataforma foi entregue montada no in cio de fevereiro de 2012 Foi proposto executar testes de hardware e avaliac o de desempenho Parte dessa etapa realizada durante a fabricac o da placa a qual j entregue 113 testada conforme descrito na sess o 5 1 Outra parte foi realizada em bancada de experimenta o ap s a montagem dos componentes Esses ltimos restringiram se a verificar o adequado funcionamento de LEDs bot es reguladores de tens o interfaces de comunica o e dispositivos essenciais Os n cleos de processamento por exemplo foram testados por meio de execu o de software e verifica o de normalidade Na ltima etapa de avalia o foi proposto executar testes de software e verifica o de desempenho Os testes foram feitos e comprovaram que a plataforma encontra se operacional conforme planejado Ela pode ser utilizada como se fosse duas absolutamente independentes ou totalmente integradas
190. pode ser reprogramada enquanto a outra executa alguma fun o definida Em outras palavras diferentes circuitos l gicos podem partilhar ao longo do tempo a mesma parte do dispositivo S o tamb m chamados de dispositivos de l gica adaptativa ou dispositivos de l gica compartilhada Entre as principais vantagens da computa o reconfigur vel est o paralelismo a velocidade a capacidade de atualiza o a padroniza o de plataformas assim como a amortiza o do custo de desenvolvimento e alto desempenho 22 2 7 CONCLUS ES DO CAP TULO Neste cap tulo de fundamenta o te rica foram apresentadas por meio da revis o da literatura as partes fundamentais que comp em uma plataforma para desenvolvimento de sistemas embarcados abrangendo capacidade de reconfigura o Foram apresentados os princ pios do controle e da automa o e como eles t m ganhado espa o no dia a dia da sociedade da informa o hoje t o dependente de dispositivos eletr nicos Em seguida foram apresentados os sistemas embarcados os quais s o definidos como sistemas computacionais para uso espec fico ou dedicados e possibilitaram a r pida abrang ncia e a massifica o de sistemas eletr nicos vida das pessoas Sistemas embarcados j fazem parte do cotidiano das pessoas embutidos nos mais diversos dispositivos H certo tempo eles v m ganhando for a especialmente devido economia de energia portabilidade e baixo custo Os seguimento
191. pos permite o ensino de conceitos b sicos de mecatr nica Kits de desenvolvimento permitem que o professor promova solu es cotidianas com o aluno ressaltando a import ncia e a utilidade dos conceitos aprendidos pelos futuros profissionais Wood 2008 O grande desafio foi obter uma plataforma operacional de modo a incluir al m das potencialidades inerentes ao ARM e ao FPGA diversas interfases com o usu rio ou outros sistemas A interface com o usu rio foi feita por meio de bot es e LEDs ligados cada processador Adicionalmente foi inserida uma memoria de 1MB ligada ao ARM7 e uma de 4MB ligada ao FPGA Aproveitando as funcionalidades inerentes ao ARM interfaces USB JTAG RS232 SPI tamb m foram implementadas Associadas ao FPGA foram disponibilizadas as comunica es Ethernet e JTAG al m de 16 vias de comunica o direta com o ARM Todo o projeto foi concebido para que cada n cleo pudesse funcionar independente do outro Toda a plataforma foi testada no Laborat rio de Eletr nica GRACO sendo verificado o adequado funcionamento dos n cleos e respectivos perif ricos independentemente um do outro bem como o funcionamento integrado de toda a plataforma Os princ pios que nortearam desde o inicio dos trabalhos foram desempenho seguran a baixo custo robustez flexibilidade e sustentabilidade gt Grupo de Automa o e Controle Departamento de Engenharia Mec nica 3 1 1 DESCRI O DO PROBLEMA Divers
192. projeto mais de uma camada pode ser necess ria para comportar todos os sinais o que impactar significativamente no valor da fabrica o da PCI Recomenda se que esse trabalho seja realizado por profissionais com larga experi ncia nesse tipo de atua o Compra de componentes Finalizado o layout faz se a compra dos componentes Pode ser que haja um lapso temporal entre a elabora o dos circuitos e escolha dos componentes e a efetiva compra deles e nesse periodo pode ser algum componente tenha acabado no fornecedor tenha sido descontinuado etc Ent o antes de mandar fabricar necess rio checar se poss vel comprar a lista de componentes anteriormente selecionada Caso algum imprevisto tenha ocorrido ainda poss vel atualizar pontualmente o projeto da PCI de maneira relativamente simples Fabrica o da PCI Confirmada a compra dos componentes pode se fazer a fabrica o da PCI Conforme descrito na sess o 4 4 existem v rios fabricantes nacionais de PCI cabe ao projetista realizar a cota o e comparar as vantagens e desvantagens de cada um deles Caso sejam utilizadas mais de duas camadas para a transmiss o de sinais a quantidade de fabricantes nacionais ser significativamente reduzida e o valor substancialmente elevado Recomenda se solicitar que fabricante realize testes de funcionamento das placas para verificar a exist ncia de alguma liga o inadequada Normalmente este servi o cobrado p
193. r possa fazer uso deles da maneira como queira Esse conjunto garante a flexibilidade da plataforma aos mais diversos projetos de controle e automa o Buscou se em todo tempo compatibilizar a qualidade desejada com um baixo custo de produ o Para isso foram selecionados entre as op es com garantia de qualidade tradi o e preocupa o ambiental dispon veis no mercado aqueles componentes que apresentaram o menor custo Por outro lado a placa de circuito impresso foi elaborada para ser fabricada em quatro camadas que sem d vida encarece o projeto mas por outro lado favorece a blindagem eletr nica da placa e ajuda na elimina o de ru dos Assim as escolhas feitas n o tiveram como objetivo final o pre o m nimo mas sim encontrar dentro dos limites de projeto uma solu o de baixo custo Todos os componentes e subsistemas previstos no in cio do projeto foram passiveis de implementa o e ao final a plataforma conta com os principais mecanismos e funcionalidades necess rios ao desenvolvimento de um projeto de controle e automa o que envolva gest o e processamento de sinais As metodologias de projeto e de testes usadas poder o servir de subsidio para desenvolvimento de outros tipos de plataformas com caracter sticas de 111 reconfigurabilidade ou n o Elas foram desenvolvidas para serem aplicadas de maneira geral em reas envolvendo a mecatr nica como automa o predial residencial dom tica computa
194. rada de dados para SPI master ou sa da de dados para SSP slave Este pino utilizado com esta fun o na comunica o externa MATI 3 Saida match para timer 0 cana i ADO 7 Conversor A D 0 entrada 7 Esta entrada KJ ppp SCK0 Serial Clock para SSP Sa da de clock para O master ou entrada para slave Este pino utilizado P0 5 MISOO x 1 ADO 7 0 4 5 1 ADO 6 com esta fun o na comunica o externa 1 Entrada capture para timer 0 canal 1 ADO 6 Conversor A D 0 entrada 6 Esta entrada anal gica est sempre conectada a este pino PO 3 SDAO 0 3 Pino de prop sito geral entrada e sa da digital 69 MATO O EINT 1 SDAO FCO data input output Saida de coletor aberto To Este pino est sendo compartilhado entre o SDAO externo quanto para a mem ria externa por meio do seletor P2 O MAT0 0 Sa da maichparatimerO canaiO Entrada externa deinterrup o 1 2 Pino de prop sito geral entrada e sa da digital SCLO entrada sa da de clock Sa da dreno aberto Este pino compartilhada com esta fun o na comunica o externa FC e mem ria EEPROM externa por meio do seletor 1 0 Entrada capture para timer 0 canal 0 1 Pino de prop sito geral entrada e sa da digital RxDO Entrada receiver para UAHTO Este pino utilizado com es
195. ram interface Existem blocos funcionais que podem assumir a mesma fun o no caso do hardware eles podem ser combinados com outros circuitos para implementar um determinado algoritmo Trata se neste caso de um aspecto modular que facilita a manuten o e a moderniza o de projetos Compton Hauck 2002 Coric et al 2005 Renner et al 2000 A utiliza o de aplicativos desenvolvidos por meio de sistemas propriet rios do tipo P cores intellectual property cores dispon veis para serem integrados em outras aplica es permite a integra o de solu es j desenvolvidas por diversos fornecedores para minimizar o tempo de projeto Barramento PCI interfaces de comunica o e fun es de processamento de sinal como a implementa o de algoritmos para transformada r pida de Fourier FFT Fast Fourier Transform codifica o e decodifica o de imagens digitais e mesmo microprocessadores e DSPs Digital Signal Processors s o exemplos de P cores dispon veis Ito Carro 2000 Kean 2002 Outros dispositivos sem ser do tipo FPGAs permitem a de algoritmos diretamente em hardware Neste sentido poss vel classific los como dispositivos l gicos program veis ou PLDs Programmable Logic Devices dispositivos l gicos program veis complexos ou CPLDs Complex Programmable Logic Devices FPGAs Field Programmable Gate Arrays e sistemas din micos de hardware reconfigur veis ou DFPGAs Dinamically F
196. rface JTAG e o 3V3 pelo fato de o FPGA comunicar se com o ARM que alimentado com esta tens o tamb m A Figura 17 mostra o esquem tico do circuito regulador de tens o implementado conforme o manual do fabricante do 7PS75003 Figura 17 Circuito regulador de tens o 1V2 2V5 e 3V3 FPGA A fim de dar maior versatilidade placa foram instalados na sa da de cada tens o Com isso poss vel testar o funcionamento do sistema de alimenta o da placa em cada de maneira independente 72 fazer uso de valor de alimenta o preciso ter aten o corrente que ser exigida em cada projeto Os valores nominais de tens o corrente para cada sa da s o respectivamente 1V2 2A 2V5 300mA 3V3 2A 4 3 6 2 PROJETO DO DISTRIBUIDOR DE CLOCK PARA O FPGA Sistemas modernos normalmente exigem interfaces de troca de dados s ncronas assim como sistemas anal gicos de radio frequ ncia que exigem um tempo de refer ncia comum para garantir assim um amplo desempenho e seguran a Tendo isso como refer ncia inseriu se um circuito distribuidor de clock que possibilita o desenvolvimento de sistemas s ncronos sem utilizar dispositivos externos para isso O oscilador utilizado foi de 50MHz sendo que os sinais distribu dos foram conduzidos aos global clocks GCLK dos bancos 0 e 2 por de projeto A Figura 18 mostra esquematicamente o circuito uti
197. ring e recursos de varia o de compress o de dados RoHS Restriction of Certain Hazardous Substances Restri o de Certas Subst ncias Perigosas uma diretiva europeia n o lei ainda que pro be que certas subst ncias perigosas sejam usadas em processos de fabrica o de produtos c dmio Cd merc rio Hg cromo hexavalente Cr VI bifenilos polibromados PBBs teres difenil polibromados PBDEs e chumbo Pb User manual LPC214x Chapter 1 Introductory Information Rev 3 4 October 2010 Dispon vel em www nxp com Acesso em Junho 2011 18 Controlador de interrup o vetorizada com prioriza o de configura es e endere o vetorial At 45V de toler ncia nas entradas e sa das de prop sito geral de 5V pequeno encapsulamento LQFP64 m Nove pinos externos de interrup o dispon veis transi o ou n vel n Disponibilidade m xima de 60 MHz de clock da CPU de PLL phase locked loop program vel on chip com tempo de configura o de 100 us Oscilador integrado on chip opera com cristal externo na faixa de 1MHz 30MHz e com oscilador externo em at 50MHz p Modos de economia de energia incluem 0 Power down q Fun es perif ricas com liga desliga individuais bem como os clocks perif ricos escalonados para otimiza es adicionais de energia Wake up do processador a partir da fun o Power down via interrup o externa USB Brown Out Detec
198. rma o ao usu rio Castells Majer Gerhardt 2000 De fato a eletr nica tem avan ado tanto que poss vel e na verdade j vem ocorrendo a integra o homem m quina de uma maneira muito sutil S o os denominados sistemas ub quos que por meio de uma s rie de equipamentos de uso espec ficos trazem a inform tica ao cotidiano das pessoas O termo e sua defini o s o atribu dos a Mark Weiser que o prop s na d cada de 90 Weiser 1993 Essa intera o n o para ser invis vel mas sim natural de uma forma que as pessoas percebam que est o interagindo com um dispositivo mas t o naturalmente quanto uma conversa com algu m Vukosavljev et al 2011 Neste contexto alguns autores afirmam at que computadores pessoais e esta es de trabalho se tornar o obsoletos pois o acesso computacional informa es estar dispon vel em todos os lugares Weiser 1993 Essa vasta possibilidade de intera o o combust vel para o desenvolvimento da eletr nica para sistemas embarcados orientados a uma ou v rias aplica es Nesse ponto percebe se a depend ncia que os sistemas ub quos e dom ticos t m dos sistemas embarcados ou dedicados 14 onipresen a portabilidade e onisci ncia dos sistemas s s o poss veis por meio da microeletr nica embarcada Weiser 1991 Fica f cil perceber o potencial de integra o que t m esses sistema pois exigem caracter sticas como desempenho
199. rocessing cores an 7 Advanced RISC Machine and a FPGA Field Programmable Gate Array which have external interfaces supporting specific protocols e g SPI RS232 JTAG USB Ethernet and also user interfaces through push buttons potentiometer and LEDs Aaditionally the two devices can work together or separately as required by the user The combination of versatility and low cost of ARM7 processor widely used in embedded systems with multi functionality and the high flexibility and processing power of FPGAs shows up an interesting solution for projects related to control and automation systems Key words embedded systems ubiquitous computing reconfigurable systems ARMY 8 FPGA automation environment SUM RIO AGRADESCIMENTOS V RESUMO uuu VI ABSTRACT xui Lun PM ME aaa ashi DI eee VII C1010 A M nsn VIII LISTA DE 6 907075 aaa E REED a aa XII LISTA DE TABELAS iuuyyy Hc uuu i nu z UD A EDI XVII LISTA DE SIMBOLOS SIGLAS E ABREVIATURAS XIX CAPITULO 1 INTRODU O ai 1 1 4 DESCRI O DO PROBLEMA 4 492 OBJETIVO 4 1 2 1 OBJETIVOS 5 13 JUSTIFICATIVA en Dua s to pa 6 1 4 DO PROJETO 7 1 5 CONTRIBUI ES DO PR
200. rojetar desenvolver e testar um sistema embarcado envolvendo computa o reconfigur vel para aplica es voltadas computa o ub qua mais precisamente dom tica sob um ambiente que possibilite a utiliza o de software livre para aplica es que envolvam monitoramento e controle eletr nico ou autonomia de sistemas Cabe destacar que este trabalho um subprojeto de um outro contemplado para financiado pelo Conselho Nacional de Desenvolvimento Cient fico e Tecnol gico cujo t tulo Projeto de uma plataforma reconfigur vel para o processamento de udio v deo e navega o em ambientes de computa o ub qua n mero 133734 2009 9 Por meio de an lise comparativa com outros produtos dispon veis no mercado e buscando suprir as necessidades dos laborat rios de ci ncias mecatr nicas e ci ncias da computa o na UnB o presente trabalho prop e se a desenvolver esta solu o em hardware reconfigur vel de forma a servir de prot tipo de desenvolvimento de outros projetos ou produtos dependentes de uma plataforma de sistema embarcado Esta solu o busca atender tanto o ambiente acad mico como o desenvolvimentista industrial com a jun o de duas tecnologias de desenvolvimento uma mais tradicional GPP e outra mais atual FPGA O grande desafio foi a pr pria cria o deste sistema em que cada n cleo possa funcionar separadamente ou em conjunto dependendo da necessidade do projetista garantindo os req
201. s de informa o porque a informa o atualmente o ativo mais valioso para qualquer organismo Duarte 1997 N o por acaso observado um crescimento da internet que se d justamente em um momento em que as fronteiras entre os estados e os mercados est o se diluindo e a tecnologia principalmente de comunica o e informa o constitui se um forte elemento de transforma o Costa 2002 Investimentos em tecnologia privilegiam a inova o como vantagem competitiva As estrat gias empresariais s o definidas com base na identifica o de oportunidades onde a competi o fundamental sendo baseada em avan os desenvolvidos em centros de pesquisa onde os custos do processo e a cadeia produtiva t m papel de destaque Utterback 1996 Dessa forma os investimentos em pesquisa e desenvolvimento passaram a fazer parte da agenda n o s das empresas na fronteira tecnol gica mas tamb m daquelas que buscam um lugar de relev ncia no mercado Nesse contexto a automa o e controle ganham for a pois possibilitam a utiliza o de tecnologias de ponta a um baixo custo e ainda conjuga propriedades multidisciplinares proporcionando a redu o do Time to Market dos produtos Westine 1986 A automa o e controle tamb m conhecida como mecatr nica uma das reas recentes da engenharia e caracteriza se por ser interdisciplinar por natureza tendo adquirido vida pr pria medida que a automa o industrial
202. s do conector P8 JTAG externo do FPGA PINO NOME DESCRI O GD GND Ground 8 TMS 9 O O 6 se fazer os primeiros testes de grava o ainda no MPACT maiores detalhes no CAP TULO 5 percebeu se que o pacote ISE n o reconhecia corretamente o FPGA e tampouco a mem ria associada a ele O circuito implementado possibilita a configura o master serial do FPGA associado a uma mem ria PROM segundo o modelo de refer ncia da Figura 20 Esse modelo est implementado na plataforma desenvolvida vers o 1 1 21 Application Note The 3 3V Configuration of Spartan 3 FPGAs Dispon vel em http www xilinx com support documentation application_notes xapp453 pdf Acesso em 01 12 2010 74 SAM JT A ia Port Voca PROS E Figura 20 Configura o utilizada na vers o 1 1 para comunica o FPGA FLASH Ao nao se obter sucesso grava o do circuito nessa configura o optou se ent o por adaptar a plataforma a uma nova configura o dispon vel documenta o do FPGA utilizado conforme mostrada na Figura 21 XCFxxS 3 3 XCFxgP 1 8V VCCINT CLK OE RESET Platform Flash Spartan 3E XCF PROG GND 2 Dispon vel em http www xilinx com support documentation application notes xapp453 pdf Acesso em 27 06 2010 75 Figura 21 Nova configura o proposta para comunica o Para se cons
203. s mais relevantes s o telefonia m vel automobil stica dom tica e mais recentemente a computa o ub qua Alguns autores afirmam at que computadores pessoais e esta es de trabalho se tornar o obsoletos pois o acesso computacional informa es estar dispon vel em todos os lugares nos mais diversos dispositivos Weiser 1993 Esse fen meno observado pela integra o sutil e natural entre o homem e os dispositivos que agregam as tecnologias de informa es e comunica es d se o nome de ubiquidade S o os denominados sistemas ub quos que definem a computa o port til no cotidiano das pessoas Essa intera o n o objetiva ser impercept vel mas sim natural de uma forma que as pessoas percebam que est o interagindo com um dispositivo mas t o naturalmente quanto uma conversa com um amigo Essa evolu o observada especialmente nas ultimas d cadas s foi poss vel pela miniaturiza o dos componentes eletr nicos associada ao elevado poder computacional e baixo custo Assim deu se destaque ao principal componente dos sistemas embarcados os processadores ou microcontroladores especialmente aqueles utilizados na elabora o da plataforma ARMY bem como tecnologias reconfigur veis como os FPGAS O ARM considerado um processador de prop sitos gerais GPP segue arquitetura de von Neumann e apresenta se como um processador RISC de 32 bits pipeline de tr s est gios e arqu
204. s tens es de refer ncia utilizadas no ARM e no bank a ser usado no FPGA de modo a compatibilizar os n veis de voltagem da Com isso garante se que eles possam se comunicar e trabalhar em conjunto conforme a necessidade do programador Foi proposto realizar a selec o dos componentes tendo como refer ncia os requisitos de qualidade flexibilidade baixo custo e compromisso ambiental Este objetivo foi cumprido pois na medida do poss vel buscou se utilizar componentes de alto desempenho que podem ser facilmente encontrados para compra a um custo justo e que atendem s expectativas do projeto Al m disso foram analisados crit rios de certificac o RoHS perenidade de produ o facilidade de aquisi o e confiabilidade de fornecedores para que seja poss vel dar continuidade da evolu o do sistema Foi proposto elaborar o layout da placa de circuito impresso Este objetivo foi integralmente cumprido conforme mostrado no AP NDICE B Com a verifica o de bom funcionamento da plataforma constata se o layout desenvolvido mostra se satisfat rio primeira vers o da plataforma Contudo esse layout pode ser melhorado em diversos aspectos em uma segunda vers o conforme sugerido na sess o 6 3 a seguir Foi proposto ainda confeccionar a placa de circuito impresso conforme layout desenvolvido Isso foi feito por meio da contrata o da empresa Print Circuits Eletronica LTDA na data 17 11 2011 para a impress o da
205. se por utilizar XC3S500E do fabricante Xilinx com 500 000 gates Este FPGA atende satisfatoriamente grande parte dos projetos de controle e automa o de pequeno e m dio porte tendo em conta a experi ncia obtida durante v rios anos no Laborat rio de Eletr nica do Graco partir da sele o dos componentes de controle e processamento partiu se para a elabora o dos perif ricos ou seja circuitos que d o suporte aos componentes principais Prezando pela modularidade do projeto optou se por desenvolver cada perif rico separadamente A modularidade facilita o processo de teste do projeto a sua manuten o revis o e evolu o de todo o sistema al m de torna lo mais compreens vel por terceiros Cada m dulo foi elaborado tendo como refer ncia o controlador a que ele ir servir Cada controlador ARM7 e FPGA possui os respectivos circuitos de refer ncia fornecidos pelo fabricante a partir da documenta o de apoio elabora o de projetos Por outro lado todos os subsistemas e respectivos componentes foram cuidadosamente selecionados a partir das sugest es dos fabricantes para que houvesse compatibilidade no conjunto Por exemplo cada controlador requer uma alimenta o com caracter sticas espec ficas e para isso foram implementadas duas fontes independentes que atender o prioritariamente a seu respectivo controlador Os m dulos que d o suporte ao ARM s o a ARM Alimenta o b ARM Mem
206. sium on Anais nov 2003 BONINO D CORNO F Modeling simulation and emulation of Intelligent Domotic Environments Automation in Construction v 20 n 7 p 967 981 nov 2011 BRADLEY D Mechatronics More questions than answers Mechatronics v 20 n 8 p 827 841 dez 2010 BUCHANAN M Ubiquity the science of history or why the world issimpler than we think 1st American ed ed New York Crown Publishers 2001 119 BURGE 5 E DOREY Application specific integrated circuit implementation of SISO control lawsControl 1994 Control 94 International Conference on Anais mar 1994 CANZIAN E Comunica o Serial RS232 S d Dispon vel em http www professores aedb br arlei AEDB Arquivos rs232 pdf CASTELLS M MAJER R V GERHARDT B sociedade em rede 1 Paz e terra S o Paulo 2000 v 3 CHAGAS R J CONSTRU O DE UM SISTEMA PARA AUTOMA O PREDIAL E RESIDENCIAL UTILIZANDO O PROTOCOLO BACNETIIP Bras lia Universidade de Brasilia jul 2008 CHEN CHEN L G CHEN L System design consideration for digital wheelchair controller Industrial Electronics IEEE Transactions on v 4T n 4 p 898 907 ago 2000 COMPTON K HAUCK S Reconfigurable computing a survey of systems and software ACM Computing Surveys csuR v 34 n 2 p 171 210 2002 CORIC S et al Parallel beam backprojection an FPGA implementation optimiz
207. spositivos autom ticos na sociedade moderna Dando subsidio a estes dispositivos destacam se os circuitos integrados Cls que est o oferecendo cada vez melhores ndices de desempenho incluindo tamb m maior quantidade de transistores por unidade de rea Os microprocessadores por exemplo que nos anos de 1980 operavam a uma velocidade na faixa de KHz hoje j s o comercializados em GHz Shima 2005 Esse desenvolvimento fomentou a evolu o das reas de microeletr nica eletr nica digital e engenharias especialmente de controle e automa o Srivastava et al 1998 Sistemas de tempo real e embarcados representaram historicamente uma pequena parcela se comparados aqueles de prop sito gerais tamb m conhecidos como GPP No entanto o avan o da microeletr nica e dos sistemas reconfigur veis permitiu que os sistemas embarcados fossem incorporados vida das pessoas com significativas melhorias de funcionalidade redu o de custos e portabilidade Essas tecnologias trabalham como facilitadoras para o desenvolvimento industrial bem como transformadoras de organiza es e mercados Pereira Carro 2007 Resultado dessa evolu o a mudan a no cotidiano das pessoas pela inser o de dispositivos eletr nicos nos mais diversos utens lios tais como smartphones aparelhos de udio v deo m quinas de lavar autom veis entre outros Buchanan 2001 intera o harm nica entre homem e eletr nica assim com
208. spositivos de utiliza o em massa em destaque Apple iPod Nintendo Ds e Game Boy Advance v rios celulares Nokia Lego Mindstorms SEGA Dreamcast processamento de udio Wikipedia contributors 2012 Sua popularidade pode ser devido a estudos que indicam que um GPP como o ARMY apresenta melhores resultados se comparados FPGAs em desempenho por d lar investido Hamada et al 2009 Os Cls ARM n o s o produzidos por uma nica empresa na verdade eles s o licenciados e produzidos por diversos fabricantes A ARM Ltd a empresa respons vel apenas pelo desenvolvimento do ISA sistema de informa es da arquitetura detendo assim todos os direitos sobre sua arquitetura Com isso ela pode comercializar diversos tipos de licen as para a fabrica o dos Cls Yiu 2010 No desenvolvimento deste trabalho optou se por utilizar os Cls do fabricante pelo fato de haver no laborat rio do GRACO alguns kits de desenvolvimento utilizando o da fam lia LPC2000 desse fabricante assim como toda a documenta o de apoio Al m disso apresenta custos razo veis o fabricante agrega seguran a ao projeto pela solidez e tradi o da 17 empresa al m de ser um produto ambientalmente sustent vel por cumprir a regra RoHS ser analisada a fam lia LPC2000 da percebeu se que a escolha do 2146 seria ainda justific vel pela rela o custo benef cio tendo em conta algumas caracter sti
209. ss vel criar o layout da placa A primeira coisa a se fazer o posicionamento dos componentes Mas a se encontra uma rea cr tica para o projeto como um todo moderna tecnologia dos circuitos integrados tem imposto requisitos cada vez mais r gidos ao projeto t rmico e magn tico de sistemas eletr nicos Este fen meno evidenciado pelo elevado aumento de densidade dos Cls pot ncias dissipadas frequ ncia de opera o al m da constante redu o de seus empacotamentos package Antagonicamente com o aumento da frequ ncia de opera o dos componentes desej vel que eles estejam posicionados o mais pr ximo poss vel uns dos outros de forma a manter a integridade do sinal el trico e minimizar a perda de informa es nas liga es do sistema Por outro lado para aumentar o fator de dissipa o de pot ncia necess rio mant los distantes uns dos outros para evitar superaquecimento Pereira Jr Sousa Vlassov S d e ainda restringir possibilidades de interfer ncias eletromagn ticas Com todos esses problemas obter um posicionamento ideal uma tarefa 29 complexa pois os algoritmos de projeto devem lidar com fun es de otimiza o de multiplas vari veis Como a confiabilidade de um componente depende entre outros fatores da temperatura de opera o importante que o projeto PCB busque garantir que a m xima temperatura de seus componentes seja a menor poss vel Xu Li Jiang 2009 Apesar de tod
210. ssador em opera o utilizando um software de controle durante a inicializa o boot loader Isso pode ser feito mesmo quando o dispositivo j se encontra instalado no produto do consumidor final ou seja uma forma de viabilizar a atualiza o de firmware mesmo na fase p s venda O boot loader tamb m habilita o modo in application programming que de forma muito parecida com o ISP permite apagar e escrever na memoria flash do ARM mas nesse caso utilizando se o c digo do aplicativo do usu rio final Para habilitar o modo SP IAP no microcontrolador caso ele d suporte a esse modo basta for ar o controlador do SP IAP no caso chamado de boot loader select BSL para o n vel baixo no caso 0 Volts enquanto o dispositivo inicializado Ao iniciar em modo SP IAP o programador poder atualizar o dispositivo transferindo assim o c digo para a mem ria flash interna por exemplo A partir da ao reinicializar o dispositivo com o BSL em n vel alto ele j estar funcionando com o firmware atualizado O circuito utilizado para habilitar o modo SP IAP est descrito na Figura 12 Para utilizar o modo SP IAP basta inserir um jumper no terminal P12 da placa que isso forcar o BSL que no ARM corresponde ao pino 41 14 assuma o controle da inicializac o do sistema Para executar um programa basta retirar o Jumper e reinicializar o sistema Figura 12 Circuito de comunica o para a interface ARM ISP
211. ssidade do usu rio PWMO Sa da 6 com modula o por largura de pulso O Puse S PSS EINT3 Entrada externa de interrup o 3 P0 8 Pino de prop sito geral entrada e sa da digital TxD1 Sa da transmitter para UAHT1 Este pino utilizado com esta fun o na comunica o externa RS232 Ele tamb m compartilhado com o FPGA por meio de um seletor JPG de acordo com a necessidade do usu rio O PWM4 Saida pulse width modulator 4 AD1 1 Conversor A D 1 entrada 1 Esta entrada ES anal gica est sempre conectada a este pino SSELO Entrada Slave Select para 5 0 Seleciona a interface SP como slave Este pino utilizado com esta fun o na comunica o SPI externa 2 Sa da 2 com modula o por largura de pulso pulse width modulator 2 Entrada externa de interrup o 2 Entrada externa de EINT2 Entrada externa de interrup o 2 2 6 Pino de prop sito geral entrada e sa da digital 30 P0 6 MOSIO slave Este pino utilizado com esta fun o P0 8 TXD1 PWM4 AD1 1 PO 7 SSELO PWMZ EINT2 MOSIO Master Out Slave In para SSP Sa da de dados da SSP master ou entrada de dados para SSP CAP0 2 AD1 0 comunica o externa SPI CAPO 2 Entrada capture para timer 0 2 AD1 0 Conversor A D 1 entrada 0 Esta entrada EN anal gica est sempre conectada a este pino MISOO Master In Slave Out para SSP Ent
212. sso foram utilizados resistores pull up de 2kQ Valores mais baixos at 1 podem ser utilizados para velocidades de transmiss o mais elevadas ou ent o no caso de uma rede com muitos perif ricos O clock Serial Clock SCL deve ser controlado exclusivamente pelo master A quest o que o compartilha uma nica de dados e pela possibilidade de existir mais de um master o clock necess rio para a resposta do slave deve ser emitido no momento correto evitando assim conflitos no processamento da informa o Para que isso seja poss vel a via de clock tamb m alterada como entrada e sa da durante a transmiss o permanecendo em determinados momentos em um estado flutuante Para que isso n o ocorra tamb m foi P Resistores pull up s o usados para garantir que entradas para sistemas l gicos se ajustem em n veis l gicos esperados se os dispositivos externos s o desconectados A ideia de um resistor pull up que ele puxe pull fracamente a tens o do condutor a que ele est conectado para o n vel l gico alto no caso 3 3V Contudo o resistor intencionalmente fraco com alta resist ncia de modo que caso qualquer outro mecanismo que puxe a tens o do condutor fortemente para a tens o ir para ou n vel l gico baixo que se esteja trabalhando 57 instalado um resistor de pull up para evitar esse estado flutuante e n o gerar assim problemas no protocolo Normalmente utiliza se res
213. t BOD ou Real Time Clock 5 Fonte nica de suprimento de energia com circuitos Power On Reset POR e Brown Out Detection BOD t A CPU opera dentro da faixa de voltagem de 3 0V to 3 6V 3 3 V 10 com entrada e sa das tolerantes at 5V GPIO general purpose input output 2 6 A COMPUTACAO RECONFIGUR VEL BASEADA EM FPGAs Nos ltimos anos projetos de hardware dedicado t m sofrido r pida evolu o assim como as tecnologias de software e hardware Kim Park 2009 muito grande a quantidade de novos microprocessadores interfaces de comunica o interfaces de pot ncia sensores compiladores sistemas operacionais assim como sistemas de desenvolvimento fornecidos aos mercado a cada ano Em virtude da acelerada evolu o tecnol gica a ideia de utilizar estruturas abertas e reconfigur veis capazes de adaptarem se s novas demandas torna se muito atraente e se constitui pr requisito na considera o de um projeto de sistema embarcado Edwards Green 2003 Sistemas de desenvolvimento baseados em computa o reconfigur vel sistemas de hardware reconfigur vel apresentam caracter sticas adequadas para auxiliar na execu o dessa classe de projeto Apresentam ainda entre outras vantagens baixo consumo de energia alta velocidade de execu o de opera es capacidade de integra o flexibilidade e opera o modular Hartenstein 2007 Ros rio 2005 19 Em geral sistemas reconfigur v
214. ta fun o na comunica o externa RS232 Ele tamb m compartilhado com o FPGA meio de um seletor JP5 de acordo com a necessidade do usu rio PWMS Sa da 3 com modula o por largura de pulso pulse width modulator EINTO Entrada externa de interrup o 0 0 Pino de prop sito geral entrada e sa da digital TxDO Sa da transmitter para UARTO Este pino utilizado com esta fun o na comunica o externa P0 0 TXDO PWM1 RS232 Ele tamb m compartilhado com FPGA por meio de um seletor JP4 de acordo com a vontade do usuario PWM1 Sa da pulse width modulator 1 P0 2 SCLO PO 1 RxDO PWM3 EINTO 4 3 6 PROJETO DO MODULO DE ALIMENTACAO DO FPGA FPGA ALIMENTA O Ap s feita toda a montagem do circuito referente ao ARM partiu se para a implementa o dos circuitos que d o suporte ao FPGA O subsistema FPGA Alimenta o agrega toda a parte de alimenta o deste dispositivo Este m dulo constitui se de dois circuitos a regulador de tens o e b distribuidor de clock 4 3 6 1 PROJETO DO SISTEMA DE ALIMENTA O PARA FPGA 3V3 2V5 E 1V2 70 Diferentemente do ARM FPGA possui m ltiplas entradas de tens o a serem utilizadas simultaneamente S o duas entradas de alimenta o para fun es logicas internas Vccint e Cada um dos quatro bancos de entrada e cada sa da de sinais possui sua pr pria entrada Vcco que alimenta a
215. tanto basta conduzir o pino P207 TDI do FPGA passando por um resistor de 680 at o pino TDI no conector de borda Conduzir o pino P157 do FPGA direto ao pino 4 TDI na mem ria PROM 118 REFER NCIAS BIBLIOGR FICAS ACAR Mechatronics challenge for the higher education world IEEE transactions Components Packing Manufacturing Technology Vol 20 no 1 pp 14 20 1997 ADAMOWSKI J C E FURUKAWA C Mecatr nica Uma abordagem voltada automa o industrial Mecatr nica Atual Ed Saber No 1 P g 08 11 Out Nov 2001 AIELLO M DUSTDAR S Are our homes ready for services A domotic infrastructure based on the Web service stack Pervasive and Mobile Computing v 4 n 4 p 506 525 ago 2008 AJAY KUMAR V Control of PCB track impedance by adequate buffering proper termination careful routing strategies establishes signal quality in microprocessor based systemElectromagnetic Interference and Compatibility 1995 International Conference on Anais Dezembro 1995 ATUAL M Automa o industrial de processos e manufatura S o Paulo Editora Saber LTDA 2010 http www mecatronicaatual com br S d AUGUSTIN 1 et al ISAM joining context awareness and mobility to building pervasive applications Architecture v 1 p 2 2004 BARTIC T A et al Highly scalable network on chip for reconfigurable systemsSystem on Chip 2003 Proceedings International Sympo
216. tina consistiu em configurar o FPGA para acender 30 Dispon vel em http www xilinx com support documentation data sheets ds312 pdf Acesso em 27 06 2012 105 os LEDs caso fosse pressionado cada bot o correspondente Vide c digo VHDL no AP NDICE F Foi constatado que os circuitos utilizados estavam em funcionamento pleno Toda a plataforma respondeu conforme as expectativas desde a programa o at o acendimento dos LEDs correspondentes aos bot es Como forma de confirmar os resultados visuais v rias leituras foram feitas em diversos pinos do FPGA para constatar se os n veis de tens o estavam variando conforme se esperava Observou se que os sinais estavam muito bem definidos com nivel baixo em 0 3mV e nivel alto em 3 3V Por outro lado foi observado tamb m que o regulador de tens es n o sofreu varia o de temperatura relevante mesmo ap s longos per odos de teste cont nuos da plataforma Portanto por meio deste teste constatou se que os circuitos relacionados ao FPGA est o tecnicamente operacionais e prontos para serem utilizados nos mais diversos projetos Figura 48 ilustra o resultado do teste ou seja ao ser pressionado o bot o o LED correspondente aceso 259 Figura 48 Foto do teste de funcionamento FPGA 5 4 TESTE DE INTEGRA O COMUNICA O ENTRE O ARM E O FPGA ltima etapa de testes da plataforma consistiu em comprovar a possibilidade de integra o entre os dois
217. tion Technology 2005 CIT 2005 The Fifth International Conference on Anais set 2005 SILVESTRE BACHIEGA ESTUDO SOBRE PROCESSADOR ARMY 12 fev 2007 Dispon vel em http www lisha ufsc br teaching sys ine5309 2006 2 work g4 monografia pdf gt SOUZA D J DE LAVINIA C Conectando PIC 3 ed 6 11 Ed Erica 2002 SRIVASTAVA 5 et al Evolution of architectural concepts and design methods of microprocessorsVLSI Design 1998 Proceedings 1998 Eleventh International Conference on Anais jan 1998 SU X et al Enabling engineering document in mobile computing environmentWorld of Wireless Mobile and Multimedia Networks 2006 WoWMoM 2006 International Symposium on a Anais 0 2006 SUDHA R et al Ubiquitous Semantic Space A context aware and coordination middleware for Ubiquitous ComputingCommunication oystems Software and Middleware 2007 COMSWARE 2007 2nd International Conference on Anais jan 2007 TALLA D JOHN L Facts and myths about media processing on general purpose processorsinformation Technology Research Education 2003 Proceedings ITRE2003 International Conference on Anais ago 2003 J M Dominando a din mica da inova o 1 Qualitymark 1996 VARGAS R V Gerenciamento de Projetos Estabelecendo Diferenciais Competitivos 7 ed 5 Brasport 2009 VUKOSAVLJEV S A et al A Generic Embedded Robot Platform for Real Time Nav
218. u o desta pesquisa RESUMO Nas ltimas d cadas tem se observado um aumento exponencial de dispositivos eletr nicos dedicados ao conforto comodidade divers o ou seguranca pessoal A massificac o dos equipamentos eletr nicos j abrange mercados de consumo e de capitais como ind stria automobil stica udio e v deo eletrodom sticos bens de consumo rob tica entre outros A grande possibilidade de interac o entre o homem e as m quinas o combust vel para o desenvolvimento da eletr nica dedicada a uma ou algumas aplicac es os quais s o chamados de sistemas embarcados ou embutidos A partir da os sistemas ub quos t m ganhado mercado como solu es computacionais pela intera o sutil e constante entre homens e equipamentos eletr nicos de maneira muito natural no cotidiano das pessoas Buscando atender a uma demanda por um hardware de aquisi o processamento e controle de sinais para ambientes n o industriais foi elaborada uma plataforma de desenvolvimento Este hardware possui dois n cleos de processamento uma Maquina RISC Avan ada 7 7 um Arranjo de Portas Program veis em Campo FPGA com interface externa com suporte a protocolos espec ficos SPI RS232 JTAG USB Ethernet e ainda interface com o usu rio por meio de bot es potenci metro e LEDs Ademais os dois n cleos podem trabalhar em conjunto ou separadamente conforme a necessidade do usu rio A combina o da versatilidade e baixo
219. u rem os componentes l gicos aritm ticos eles ainda integram elementos adicionais em sua estrutura interna tais como mem ria de leitura e escrita para armazenamento de dados mem ria somente de leitura para armazenamento de programas EEPROM para armazenamento permanente de dados dispositivos perif ricos como conversores anal gico digitais ADC conversores digitais anal gicos DAC entrada para interrup o externa sa da PWM moduladores por largura de pulso al m das interfaces de entrada e sa da de dados Ro Gaudiot 2009 2 5 MICROCONTROLADORES ARM7 UTILIZADOS NA PLATAFORMA O 7 um processador RISC de 32 bits pipeline de tr s est gios e arquitetura de registradores oad store Neste contexto o processador estar sempre ocupado ao executar tr s instru es em diferentes est gios Enquanto busca a primeira decodifica a segunda e executa a terceira Silvestre Bachiega 2007 7 Essa arquitetura chamada pipeline bem simples evita os conflitos entre est gios de arquiteturas mais avan adas O processador possui sete diferentes modos de execu o Partes desses modos s o usados para tratamento de exce es e de interrup es Um sistema operacional pode utilizar os modos privilegiados para executar c digos de sistema e deixar as aplica es restritas no modo usu rio Yiu 2007 Tabela 2 Modos de opera o do ARMY ltem Modo Descric o 1 Usu rio
220. u se ent o para a revis o do circuito e constatou se que mosfet Q1 51232305 associado fonte 1V2 estava com o dreno e a fonte invertidos Isso foi resultado de desaten o no momento do projeto esquem tico ao copiar outro mosfet Q2 e col lo sem revisar a pinagem 102 De forma a n o inutilizar placa optou se por adaptar uma nova configura o para solucionar o problema A solu o se mostrou bem simples bastou ressoldar o mesmo mosfet agora de cabe a para baixo fazendo com que seus pinos fossem reposicionados para a nova configura o Feita essa mudan a repetiu se os testes de alimenta o Constatou se que as tens es lidas no oscilosc pio foram exatamente como planejadas 1 2 2 5V e 3 3V Foi observado que nenhum componente foi danificado uma vez que n o houve carga que pudesse sobrecarregar a fonte At mesmo o pr prio mosfet p de ser reutilizado e apresentou respostas normais de opera o Depois de verificado o seu correto funcionamento foram inseridos jumpers em JP13 JP14 e JP15 para que as respectivas tens es chegassem ao FPGA Verificou se novamente as tens es nos pinos de alimenta o do FPGA e constatou se que estavam em n veis normais de opera o Como precau o a alimenta o da plataforma foi mantida por cerca de 10 minutos sem qualquer outro procedimento para verificar se o regulador de tripla tens o apresentava algum sinal de superaquecimento Por meio de verifica es sensiti
221. uatro vias a b c a Clock trata se da via de clock que pode ser entrada slave ou sa da master No microcontrolador 24LC2146 chamado de SCK e est localizado no pino 27 P0 4 MISO Master Slave Out este pino servir como entrada caso microcontrolador esteja programado para funcionar como master Mas ele tamb m funciona como sa da de dados caso o microcontrolador esteja como funcionando como slave Esta fun o corresponde ao pino 29 P0 5 no microcontrolador MOSI Master Out Slave In este pino servir como sa da caso microcontrolador esteja programado para funcionar como master Mas ele tamb m funciona como entrada de dados caso o microcontrolador esteja como slave Esta fun o corresponde ao pino 30 P0 6 no microcontrolador SSEL Slave Select um sinal utilizado para sele o do slave Com este recurso pode se montar uma rede de comunica o com um master e v rios slaves desde que o master controle individualmente os pinos SSEL de cada um dos slaves Esse controle dever ser implementado manualmente no software de modo a garantir que somente um slave esteja ativado de cada vez evitando conflitos Esta fun o corresponde ao pino 31 7 no microcontrolador O microcontrolador utilizado j traz implementado em si duas interfaces de comunica o SPIO Optou se ent o por utilizar uma delas SPIO para comunica o externa e a outra SPI1 para uma eventual c
222. uisitos b sicos do projeto qualidade seguran a flexibilidade portabilidade baixo custo sustentabilidade ambiental Por mais que ao longo do trabalho tenham surgido plataformas com caracter sticas semelhantes no mercado a simples compra da solu o priva toda a equipe dos conhecimentos de fabrica o e desenvolvimento A posse desse conhecimento de fundamental import ncia n o somente para a Universidade de Bras lia como tamb m para o Brasil pois representa mais independ ncia para evolu o tecnol gica dos processo produtivos A metodologia desenvolvida e utilizada dever servir de subsidio para o desenvolvimento de outros tipos de plataformas ou sistemas embarcados que possam ser aplicadas de maneira eficiente em reas de mecatr nica como automa o predialresidencial dom tica computa o ub qua vis o computacional controle aplicado a rob tica entre outras 1 2 1 OBJETIVOS ESPEC FICOS Os objetivos espec ficos deste trabalho s o 1 Levantamento de requisitos do sistema 2 Selecionar dois cernes de processamento para compor os n cleos de uma plataforma de processamento de dados sinais com disponibilidade para servi os de navega o automa o aplica es em rob tica e controle vis o computacional projetos de hardware software domotica computa o ub qua entre outros 3 Desenvolvimento de uma metodologia para projeto de hardware no contexto de sistemas embarcados mistos GPPs e
223. uting Systems Workshops 2006 ICDCS Workshops 2006 26th IEEE International Conference on Anais jul 2006 MACHADO JUNIOR M M DE SOFTWARE PARA INTERFACEAMENTO E AQUISI O DE DADOS DE UMA BALAN A ATRAV S DA RS 232 1999 MEDEIROS JUNIOR E SILVA C Desenvolvimento de com um canal e interface USB atrav s do microcontrolador 8051 2006 MICROCHIP MCP120 130 Microcontroller Supervisory Circuit with Open Drain Output S d Dispon vel em http ww1 microchip com downloads en devicedoc 11184d pdf Acesso em 5 jul 2011 MICROPRESS Tabela Comparativa de Laminados para Circuito Impresso Dispon vel http micropress com br pt info tecnicas comparacao laminados gt Acesso em 6 jul 2012 MIYAZAKI T Reconfigurable systems surveyDesign Automation Conference 1998 Proceedings of the ASP DAC 98 Asia and South Pacific Anais 1998Dispon vel em 122 http ieeexplore ieee org xpls abs 669520 gt Acesso em 4 jul 2012 NAVEDA J F CHANG DU A New Approach to Multi Layer PCB Routing with Short ViasDesign Automation 1986 23rd Conference on Anais jun 1986 PEDROSO L J Projeto de placas de circuito impresso S d Dispon vel em lt http www nabucoeletronica com br files pci pdf gt PEREIRA C E CARRO L Distributed real time embedded systems Recent advances future trends and their impact
224. utton A nomenclatura utilizada para cada bot o BT F X corresponde a bot o em ingl s push button ligado ao FPGA seguido de seu respectivo numero sequencial Cada bot o est ligado a um pino correspondente no FPGA conforme a Tabela 17 Tabela 17 Correspond ncia entre bot es de interface e pinos no FPGA 4 3 8 2 INTERFACE DE ENTRADA ANAL GICA FPGA POTENCI METRO Para o segundo caso foi inserido um potenci metro de 10KO de modo a dar mais versatilidade placa com uma entrada vari vel multivalorada A Figura 23 mostra o circuito utilizado para inserir o potenci metro A nomenclatura POT F corresponde a potenci metro ligado ao FPGA 77 D Tu 5 Figura 23 Circuito do potenci metro ligado ao FPGA FPGA Potenci metro 4 3 8 3 INTERFACES DE SA DAS DIGITAIS DO FPGA FPGA LEDs Al m das interfaces de entrada foi implementada ainda uma interface de sa da composta por oito LEDs Interfaces de sa da s o importantes especialmente durante a fase de desenvolvimento de novos projetos pois elas servem como retorno visual em testes de funcionamento de partes de algoritmos Al m disso pode servir tamb m para notifica o alerta ou sinaliza o ao usu rio A Figura 24 mostra o circuito utilizado para a interface com LEDs Figura 24 Circuito de interface de sa da LEDs FPGA A nomenclatura utilizada para cada LED LED F X corresponde a LED ligado ao FPGA seguido de seu respectivo numer
225. vas constatou se que n o sofria aquecimento consider vel Partiu se ent o para o processo de programa o do FPGA 5 24 TESTE DE PROGRAMA O DO FPGA Garantida uma alimenta o adequada no FPGA passou se fase de programa o do dispositivo Como j introduzido ao final da sess o 4 3 7 ao se fazer os primeiros testes de grava o ainda no MPACT percebeu se que pacote SE n o reconhecia FPGA e tampouco a mem ria associada a ele Pela revis o do circuito utilizado observou se que a plataforma tinha sido projetada para funcionar na configura o Master Serial dependente de uma mem ria EEPROM seguindo o modelo de refer ncia da Figura 46 Esse modelo proposto na documenta o de refer ncia para Spartan 3E como nota de aplica o Xilinx 2008 103 JTAG Port FPGA PROG Figura 46 Configura o utilizada na vers o 1 1 para comunica o FPGAIFLASH Foi verificado que todas as liga es f sicas da plataforma condiziam com as do projeto Ao n o se obter sucesso com o circuito na configura o acima ap s v rias tentativas optou se ent o por adaptar a plataforma a uma nova configura o proposta na documenta o de referencia do XC3S500E vide Figura 47 Dispon vel em http www xilinx com support documentation application notes xapp453 pdf Acesso em 27 06 2010 104 Y V XCFxxS 43 3V HC FP 1 P
226. vo avan ado RISC ARP Address Resolution Protocol Protocolo de resolu o de endere amento BOD Brown Out Detect Detector de Brown Out BSL Boot Loader Select Seletor de Boot Loader BPI Byte Wide Peripheral Interface Interface perif rica de largura de byte CAD Computer aided design Desenho assistido por computador CCM Custom Computing Machine Sistemas Computacionais Customizados CLP Controlador L gico Program vel CPLDs Complex Programmable Logic Devices Dispositivos l gicos de programa o complexa CPU Central Processing Unit Unidade central de processamento CSL Chip Select Seletor de chip DAC Digital Analog Converter Conversor digital anal gico DFPGAs Dinamically Field Programmable Gate Arrays Arranjo de portas dinamicamente program veis em campo DHCP Dynamic Host Configuration Protocol Protocolo de configurac o din mica de hospedeiro DSP Disigned System Processor Sistema projetado de processamento EDA Electronic Design Automation Desenho eletr nico automatizado Electrically Erasable Programmable Read Only Memory Mem ria de somente leitura apag vel e program vel eletricamente EIA Electronic Industries Association Associa o das industrias eletr nicas Erasable Programmable Only Memory Mem ria Program vel Apagavel FLASH Tipo de memoria EEPROM FPGA Field Programmable Gate Array
227. zado pelo usu rio vez que todos os pinos s o disponibilizados em barras de pinos laterais placa A Figura 30 mostra a disposi o dos pinos do Bank 1 Io E IO LOIN 1415 10_L02P_1 Al4 IO LAIS It ban 0 03 1 fs 10 LON INREF 1 ban LAP tS 10 105 1 A12 IO LosN feno 10 Losp je 10 LOSN 1 1 fa as IO LOTP L AIOQ RHCLEKO as IQ 1079 LAS RHCLKI dont IO 1080 L AS RHCLK2 IO LOIN LAT RHCLES ar enis 10 09 1 ASRHCLE4 c i IO L0SN L AS RHCLES Ban 10 10 L A4RHCLKS IO LION L AS RHCLK LIP 1 42 Io LUN Al ac pns 10 12 1 2 2 IO LIN 1 40 27 7 Sra IO LI3P Id IO LIN 1 ga 146 pois Io Lip 1 aq 10_L14N_1 eg IO LI5P L HDC Fst IO LIN 11250 IO L16P LIDCI IO 1169 LLDC2 35300 4 Figura 30 Bloco Bank 1 FPGA 11 Grande parte do Bank 2 foi utilizado para interface de bot es LEDs conforme j descrito no subt pico 4 3 3 Al m dos bot es e LEDs este banco ainda cont m liga es diretas nas entradas de interrup o do ARM liga es diretas nos pinos de transmiss o Tx e recep o do ARM bem como 84 comunica o e mem ria externa Situado borda inferior do dispositivo o Bank 2 ainda possui algumas entradas sa das disponibilizadas em barras

SAMUEL CÉSAR DA CRUZ JÚNIOR

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