DISEÑO DE PROCESADORES DEDICADOS Práctica 2 CIDETEC
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1. E MOMDLLE TCKICCLK JTAG Cable Done Model IJC 4 TDUDIN YELLOW 0000 OO TMS PROG waw memec com xilinxkibs CAN USE EITHER PLUG Posici nate con un clic del Mouse sobre la opci n Generate Programming File del rea Process for Source y con el bot n derecho del mouse accede a las propiedades de esta opci n y dirigete a la pestana Startup Option y ahi cambia la propiedad Start Up Clock a un valor JTAG Clock que es el tipo de cable que utilizaremos ES Eita BE Cilia hart rH dr n MES SN ELI Mira 5d Cn cra inet EC ESCI MT Li Pla DE os Projet bare boom ndo Heb F m EE ee cial Dogs Proc rios Help DH LADA Be PPXXAI Dad b AA we PPOXXAHSL Mamm AW A vow Wa a b Y ASIA MA 4 od 7S 7878 3o E intergal Clots La TDNOND 000000000 K mera riockS Lh this design The FAR pimisg summary will List the performance s Lor a la leida the famtart cunt in Ena thee beeper gine Eha ario runtime FEL Lh ALO iewel Lo seg For best periIortmemsor pub Eb Sheseg balears i Aura balance between tle fastest runtime and best parformance eet the effort Lew tc a I 2 Delo nu bevit Pps Saba wur F beris speed dara veran PEODDOTIOM i iT DOA 01 0F AIL ch conie Inch cerise pA ey ach cond ers coder acd AU 1 comidas checando Au pimbi anchowde Pe CONTDEP uci br O perros Urilirazion 34 Puce COHTDISP a peice Dii Preces Prepa Marti Opi harm2. Humber of CLER Humor d Humber cf Extarra Kurir MWumber of Load y Nama tara l Corina stan a regne M aman bam Pa Humber of External E ki Hub ir gt VERLA El m id Jal Chet Humber cf LOCai Pal rank Lm didus Ps Tabar Fes ira Pyle rx am Ss Fla a Snare Lar a m T EE cona tz E venta Call lo 00 007 Pocas x ary 4 Lcda Dic piip Erin Dent PS Possess lox och arias l Fecerat kac ch conidep Panna Det Face Dua vers Dui Kc T d igs werradi GE pei 4 tous CewEmEL af A 0 Tn F iF acu E Moi Fiecer ALLET Leywed 4 a Place L Roue Placer afi Posadas ll Cuaedadd Ow MET I Pier rat fable sal tx ripis Pega array File Placer cos Level i P Bouwrer eft E E Pugunmeg Fle Gas El Eng Ed Eg Tange Dd m a Cars Tay Doreen poner ati mom mom omm momo Kj eed Tage PROM CL Renan d L EQ eese Target PROL F Starting A Up Manage Loro P st po Manage Corgan Prog jose i pu H la Pri on E oy 7 F Phi mm L L A chra MID SHE PEE ES eR os y Fm i Sy disigi i FELET dh Ei utt sch ra a a UCF COHTDSP ubl O ech_conidep par pe Tropie umm a Total crime mecs X Total rumer DO PEDE Juan Carlos Herrera Lozada 5 8 jlozada ipn mx CIDETEC IPN M xico 2009 Al aceptar las modificaciones regresa a desglosar los archivos de Generate Programming File y activa Manage Configuration Project IMPACT Se te preguntar qu opci n deseas para la interfaz con el cable JTAG lo
3. DF HO 2 SQX Sa L5 5xxJlmBa amp XB8Brcx AM 4 2255 4 amp amp 5xX EXT internal ciescks in this design The FAR timing summary wild liat i adm Biei de egiie airi wi rhe astear rugrime aer rbe effort level ro For best per Hec balance beteena the fastest ruztime and best performence mt the O 211000008 ME o riip jih contes eh RELL comme archcoridas PQ UC CONTDISP uf iC ir perice Utilization Summary Device speed date version EPRDDOCTIOM 1 27 2008 01 02 Humber o LES i our of 4 Eh Mumber S External CGCLEIDDBS i saut oF 4 25h Humber of Led GCLEIOBa i nur of 1 LOC 4 Mumber o External 103 B our of 140 Eh x Nutar GE Coed 1002 B sul of B LOU E Scu D Files eg race Py Live 2 Spm Mumber 5 ILITI 17 aut af 1200 1h Crecrall efforr level j olis Zramdar d Places cfforEk level pl Hig3 x Lmpiemeni Dier no Denn Placer cost cable encey thi 1 ED Trite Bouter effort leal rl Standard a Hap a Ef pepPace t Roue E PADa Programa Fue Starting Placer 545 Pala aa Tios Pia Dee 7 3 4 Programaci n A partir de este momento debes tener conectado al puerto paralelo LPT1 de la PC el cable JTAG Cable y la tarjeta alimentada por supuesto La tarjeta el cable y los respectivos conectores est n etiquetados para facilitar las conexiones entre ellos 4 To PC Parallel Port To Target System
4. m s com n es mantener Boundary Scan Zilina KE NEN CITUR Ern IM ach IL TM 3 Pla Edi Mer Projet Source Pecos Wires Help DH SS 00x na PLATA AA BD00 ew A cr ZTETAT7mSMAR Serei x n APART Welcomes re CT Sources lor bnoieeenkahon E ect Pear nehm rn bon Shee dz od C animos E Configure deca rg banie Scan TAG i racer Piu CONTDISP uel KC Plena lC C Prope a FADH Fie C Pepe a piba ALE Fio C Prepase a Bourse or an Ple la gt f C Configue dece mit Fer gj race y Lia e Som zm FR Configure Target Dee FQ esri Tanger PROMUALE F p o Manage Conhgurafon Prophet fj F E Pretest fil pbona La herramienta iMPACT te mostrar una pantalla con dos chips el de la izquierda es una memoria EEPROM XC18VO1 que contiene la tarjeta y que se puede programar para mantener una configuraci n el chip de la derecha es el FPGA Spartan II XC25100 Notar s que est n conectados entre s conformando una cadena chain que comienza con la memoria EEPROM E proceso de esta cadena muestra una primera ventana figura de abajo a la izquierda que te solicita un archivo relacionado con la memoria ign rala cancel ndola con la opci n Bypass ya que nosotros no programaremos la memoria Posteriormente aparecer un cuadro de di logo que te solicitar el archivo de bits con el que se programara el FPGA figura de abajo a la derecha Acepta el nico archivo que aparece debe ser el n
5. 01 gt display 1110011 9 when 1010 gt display lt 1110111 A when 1011 gt display lt 0011111 b when 1100 gt display lt 1001110 C when 1101 gt display lt 0111101 d when 1110 gt display lt 1001111 E when others gt display 1000111 F end case end process decodisplay salidadisplay process display begin da lt NOT display 6 db lt NOT display 5 Juan Carlos Herrera Lozada jlozada ipn mx CIDETEC IPN M xico 2009 2 8 dc lt NOT display 4 dd lt NOT display 3 de lt NOT display 2 df lt NOT display 1 dg lt NOT display 0 end process salidadisplay END archcontdisp El circuito completo consta de la macro en VHDL con cuatro procesos el primero divisor es el encargado de dividir el reloj maestro de la tarjeta de 25 MHz a una frecuencia m s baja que pueda ser utilizada en dise os de prueba Este proceso de forma independiente y con modificaciones simples te ser muy til para otros proyectos El segundo proceso es propiamente el contador binario hexadecimal COUNTB que cambia con la frecuencia dividida del proceso anterior El tercero de los procesos es un decodificador hexadecimal decodisplay a siete segmentos para un display de nodo com n descrito de manera convencional El cuarto y ltimo de los procesos salidadisplay invierte las salidas del decodificador hexadecimal para ma
6. DISE O DE PROCESADORES DEDICADOS instinto oM enire Nacional Pr ctica 2 He Sintesis L gica E a Tarjeta Spartan II m Centro de Innovaci n y Desarrollo M en C Juan Carlos Herrera Lozada Tecnol gico en C mputo jlozada ipn mx CIDETEC Marzo 2009 Campo 1 Datos Personales Campo 2 Objetivos e Sintesis L gica y Programaci n de FPGA XC25100 Campo 3 Desarrollo de la Pr ctica Antes de comenzar a utilizar la tarjeta debes adecuar tus diagramas esquem ticos para la implementaci n fisica esto es independientemente del n mero de macros de tu esquem tico las variables en el nivel jer rquico m s alto entradas y salidas hacia el exterior deben tener buffers y pines f sicos PADS Dentro de una macro no puede haber PADS sino s mbolos a conectores de jerarqu a baja Lo anterior es importante debido a que el simulador no te indicar un error pero las herramientas de s ntesis s lo har n Observa la siguiente conversi n Para simulaci n y o para generar una macro Para implementaci n f sica counti countl A ATT eunt MA OU te au ata ata a cone E tee ee sco MT OBUpe S odes Ts m Cada Pin debe incluir su respectivo buffer IBUF es un buffer s lo para entradas y OBUF es un buffer s lo para salidas ambos los obtienes de la biblioteca de s mbolos dentro de la edici n esquem tica en la categor a JO BUFG es un buffer global que es exclusivo para senales de reloj y lo obtienes en la categoria B
7. UFFER Si analizas las categorias indicadas podr s observar que es posible considerar buffers de entrada o de salida m ltiples De momento s lo utilizaremos individuales Los PADs son los mismos I O Markers que utilizas para las terminales en cualquier diagrama disponibles en el men principal de la edici n esquem tica Es importante etiquetar las variables para que exista una referencia real al momento de asignar pines fisicos I O Markers convencionales E dise o con el que se comenzar a utilizar la tarjeta DS BD 2SLC SPARTAN II DEMO BOARD es un contador hexadecimal que envia datos hacia uno de los displays a siete segmentos incorporado en la misma tarjeta Tienes que descargar el manual de usuario de la tarjeta y el c digo en VHDL ambos materiales disponibles en linea p gina del curso 3 1 Generando el simbolo esquem tico del contador de prueba El c digo en VHDL listado a continuaci n denota el dise o propuesto Para iniciar la pr ctica revisa la sintaxis de este c digo y genera un simbolo esquem tico con l Consta de tres entradas la se al de reloj un reset y un stop Como salidas del simbolo esquem tico obtendr s los 7 segmentos del display de nodo com n revisar el manual de la tarjeta Juan Carlos Herrera Lozada 1 8 jlozada ipn mx CIDETEC IPN M xico 2009 Maestr a en Tecnolog a de C mputo CIDETEC IPN Dise o de Procesadores Dedicados Juan C Herrera L Prueba de tarjeta LC Sp
8. artan II LIBRARY IEEE USE IEEE std logic 1164 ALI use IEEE std logic arith all use IEEE std logic unsigned all ENTITY contdisp IS PORT CLA RESET STOP in STD LOGIC Ga D do dd de df dg out SID LOGIC END contdisp ARCHITECTURE archcontdisp OF contdisp IS signal frec_contb STD_LOGIC signal COUNT STD_LOGIC_VECTOR 23 downto 0 signal COUNTB STD_LOGIC_VECTOR 3 downto 0 signal display STD_LOGIC_VECTOR 6 downto 0 begin divisor process CLK RESET COUNT begin if RESET 0 then COUNT lt 000000000000000000000000 elsif CLK 1 and CLK event then COUNT lt COUNT 1 else COUNT lt COUNT end if frec_contb lt COUNT 23 end process divisor contabin process frec_contb STOP begin if STOP 0 then COUNTB lt COUNTB elsif frec_contb 1 and frec contb event then COUNTB lt COUNTB 1 else COUNTB lt COUNTB end 1f end process contabin decodisplay process COUNTB begin CONTB 3 0 gt albleldlelilo catodo com n case COUNTB is when 0000 gt display lt 1111110 0 when 0001 gt display lt 0110000 1 when 0010 gt display 1101101 2 when 0011 gt display lt 1111001 3 when 0100 gt display 0110011 4 when 0101 gt display lt 1011011 5 when 0110 gt display lt 1011111 6 when 0111 gt display lt 1110000 7 when 1000 gt display lt 1111111 8 when 10
9. elp D amp B 2 0X na HIPPA JE I A BS ID Cmn c NR i LBL AANA AB a I NET RELOJ LOC Sources lor Implemeni aon gt MET LOC teshng 3 NET A LOC a C z 100 5paz068 4 WHET Lo rao c esamdcd emen 0 E ie o NET RELOJ LOC p185 TT 7 HET LC NET STOP LOC p15 MMC A B MET F Lot NET A LOC p47 B HET 5 LOC NET B LOC fede 10 NET cnn LOC p49 A NET D LOC p44 NET E LOC p43 E gt NET F LOC p45 ai Sou Es Ple p Sevag E Libr D gt Sym NET G LOC p46 Piocerper for UCF_COMTOIS P ut F1 ad Emira 5oucs 3 ese New Soace zh User oniran s Edk Comatrainds Test LOC p185 indica que la variable RELOJ del diagrama esquem tico est asignada al pin 185 del FPGA en cuesti n De igual forma en el p15 se tiene un push button La informaci n de los pines amarrados para los displays y los que puedes utilizar con prop sito general push buttons dipswitch leds se consulta en el manual de usuario de la misma tarjeta Es muy importante que el archivo UCF creado coincida con los nombres de las variables declaradas en los I O Markers PADs de tu diagrama esquem tico 3 3 Implementaci n Para la implementaci n de tu circuito todas las fases del dise o hasta el archivo de bits que configurar al FPGA debes estar en el Project Navigator manipulando el archivo del diagrama esquem tico que representa la jerarqu a m s alta de
10. inara la localizaci n de cada pin desde un archivo de texto Para ello accede al men principal y en Project selecciona New Source posteriormente elige Implementation Constraints File y nombra tu archivo E tiis Bi Cilia hi dg mn ha ehee ph Bue Fun ume E Damn Ple dl Com oa He del tara F i I OA E Mal q aa kiia Peel Piri Both HT Duo CE S s PRR SE A BETS MA k ud xe SD A Ema A CUR X e How Soto Wired Series 1 ype 4 IDEE Dera E cc aed biz id Fs y raris Foca Kur pda Tesla i T DORSET MITT con 25 Tai Bench eandcm x OR eters E AA pao CELO Ah i A ars ptu PE oi Cay cad fe Da Li Lise iurar LA Lc edo lcd n Ig Verdi Teu Fahir E ara d DE Tcl iaa n VIDE brad des OL Libo eL Package Vue n ond E T 3 Vin Tai Berch F i L Seem irp uam y A AAA A j xl fos Duae e nar Lino m F er Aai ha pa Phr uh oT Mar bein PGE P A rn ae Juan Carlos Herrera Lozada jlozada ipn mx CIDETEC IPN M xico 2009 3 8 Notar s que el archivo UCF se adicionar autom ticamente a tu proyecto En sources activa el archivo UCF con un clic del Mouse accediendo a los procesos que podemos realizar sobre este archivo Da doble clic sobre Edit Constraints Text y captura los datos indicados en la siguiente figura ES Xilin ISE CXXilinxM D TYjerisMestimguesting ise JUCF_COMITDISP ucf fe Fide Edit Vere Project Source Process Window H
11. n Program Succeeded AA T ERI at So Cx Fir gig Sn YUE ls Est misma metodologia es extensiva para todos tus proyectos Es importante que recuerdes que el FPGA tiene algunos pines asignados para su configuraci n previa que despu s cambian de funci n para acoplarse a tu dise o por lo mismo es recomendable que desconectes moment neamente GND de tu circuito armado en el caso de tener componentes externos a la tarjeta es decir que no haya nada que est conectado a GND antes de que descargues la configuraci n a la tarjeta Conexion del Cable JTAG EEPROM aA XC18VO1 T LEMMA gt a Y a ue E prat KE EE pr A Sin Reset de programaci n al Area de prototipos Alimentacion F R C a LCD ELLE i LES onsorr MT Spartan II T pedet XC2S100 ns Gam mo am enm OIL RE Push Buttons e wr an p15 p16 22904 Displays a siete segmetos Anodo com n Frrr AE En b ib We Ll hak La EJ y f ntn esee 21 221 tODoturteS SM tI nO ia ir LL unl r ern B 5595450 me LEDs de pondo s prop sito Dipswitch A general p20 p21 p22 p23 i Juan Carlos Herrera Lozada 7 8 jlozada ipn mx CIDETEC IPN M xico 2009 Campo 4 Validaci n de la Pr ctica 1 40 puntos Investiga el uso del IF THEN ELSE en alguna bibliografia de VHDL y modifica tu dise o para integrar un RESET a tu contador activ ndolo a trav s del otro pu
12. nejarlas individualmente y no en forma de bus esta metodolog a de dise o ser muy til en la asignaci n de pines A continuaci n se muestra el diagrama esquem tico que debes completar para todas las l neas utiliza los mismos nombres que indica el diagrama esquem tico Observa que RESET est conectado a VCC con la intenci n de que siempre est activo el contador que divide el tiempo El componente VCC est disponible en la biblioteca de s mbolos de la edici n esquem tica La se al de reloj se introducir a trav s de un pad etiquetado como RELOJ al que se le conectar un BUFG dado que se trata de una se al variante en el tiempo y que se puede conectar a varios elementos a la vez De acuerdo a las caracter sticas de la tarjeta revisar manual tanto los push buttons como el dipswitch no tienen resistencias alambradas por lo que se requiere utilizar resistencias de Pull up localizadas en la biblioteca de s mbolos de la edici n esquem tica Observa c mo se alambr la entrada STOP con su respectivo IBUF Cada una de las salidas para cada segmento del display tiene su respectivo OBUF LRELOJ gt Ip erro LE m A A A A A cds Bas es E 5 ub M XS P us ISI AU E Poor s Ne F ale E EO E DEM EAM A LSTOP gt DL Ba Supe fure Uus Air Dei BE Aus xu Du 3 2 Asignando n mero a cada pin fisico Para asignar un n mero de pin debes crear un archivo de pines UCF User Constraint File que determ
13. nemos considerada alguna propiedad especial por lo que s lo debes presionar Cancel Juan Carlos Herrera Lozada 6 8 jlozada ipn mx CIDETEC IPN M xico 2009 Iiia Bl A Vj eyeing bun Samar y Scam ELLA m iit NUI ZIP ima PALA ux i LAN orem Masks LI Sia Lora picem VLA mapa abun as entm iT DS mik y Pb pg e PL gm m di cnni Lum fn ri amm hor wr ma app zahle Frommun Pra TEPA Apes 50 Dpnand H MEDILEFRLTDIEI i Posici nate sobre el FPGA chip de la derecha en la ventana de iMPACT y con el bot n derecho del Mouse acciona Program para descargar tu archivo bit al FPGA Tambi n puedes hacerlo desde Operations Program Aparecer n las opciones de la programaci n mantenlas por omisi n presionando OK E TIT m CWinmmalo Uu Fle eet x Ls rig Hee ESTI S FL ol Lilia el L inei MEI HE Lib alludit ha Boundary an 1 Ple Ede wes Praed bame Pate Opera Output Debug Wedos Help Ci Ma Ed amp Wes Project Source Premi Opener Output Debug Window Help OOO O ADON Be PELI atapa A CORE A ADO ea BP ACR SOS ewe ii C SILA AIDA ADO Hoc IE E AEREA MF goy mE bards Can barda om hiini ma Hiria seal Sie P teca ta Deddop Conus as Ea Paii Corta aire Ld IP Corfu Git Enero jG Lnd o A e D amm Gal Cor Teh eed irc odia aem aj PROA Vim Forster bapa BM ofa ey PRIHA Fla Fc x org Pars dep pte Fin Sex Progr winrar Properties Sec Di Propsstss Sat Target Daryic
14. ombre de tu diagrama esquem tico con la extensi n bit ae Pu ado L IL REST A A amado rra Ge Biei mar Id pde see Par deg o rra Cee lb ee rel Pa E a hye jam hesa rara put lab mds tal OP AF Z523X we PALA A Mano PW a OSHO 2 200 a H PELI Aa BESS AN MA z d oh F to Ee PAS E HO 7 W E 2 EAR S SE E BHO y i p LI b al a rd Ls AN mm iri cial qaam I IT aer Paleo o Loria n na gt l i amas nog arar tA qed J erp mim ee ALAC ea TE lem LLL ul Lal kA umi iem n PEDAL Fn P erat me Ek bh e Ps ll Fish LE Sie TEU polar Lab Gr car ma O Fi q E Tp y Caries O agt j EE T 3 Il Cir Pus Lom IT Da peel Comm peer em erg at CU ra qun Eimin ele ua m lim rmn p Daa i reig d Epa Fete id Dago Tie mod crm el al w Carini LL MEI LL IRR REM hi L ianuam E TE my E m Lacon il f hoc di Meca eti Coro Oc NE INL SPs 5 penes aam ta s L mm d z hii z E pt x P RD DO Emd Opera cen D lots Ponga o GN Mad Dara herra iai FC K rm vam T IL E ssl al Epa PLI FPL FAHREN NM ie pie D Filis Ponga oat BUS Fas Darra fi Fa be Po PPh jj BATCH CEP bdertifTyERE UI waa Pr i b Par Dl lancer ta vea IPLA FF PPE BATCH CEP do EN Una vez concluido este procedimiento acceder s a la pantalla de propiedades para la programaci n de ambos dispositivos la EEPROM y el FPGA No te
15. sh button de la tarjeta pin 16 Recuerda auxiliarte en todo momento del manual de referencia de la tarjeta 2 40 puntos Dise a un contador hexadecimal que con una variable de entrada externa utiliza el pin 20 asignado a uno de los polos del dipswitch permita cambiar el sentido del conteo para que sea ascendente descendente Mant n el push button para el STOP en tu dise o 3 20 puntos Realiza un listado sencillo de las principales caracter sticas de la tarjeta Spartan II Realiza una investigaci n sobre las familias de FPGAs de Xilinx e indica sus diferencias m s importantes Campo 5 Conclusiones individuales Juan Carlos Herrera Lozada 8 8 jlozada ipn mx CIDETEC IPN M xico 2009
16. tu dise o y para el cual generaste un archivo UCF que determinar qu n mero de pin se le asignar a cada I O Marker Comprueba que s lo est el esquem tico que deseas implementar preferentemente esto lo puedes verificar en la lista sensitiva de tu proyecto Expande la opci n Implement Design del rea Process for Source tal y como lo muestra la siguiente pantalla a la izquierda Posteriormente trasl date a Place amp Route y da doble clic sobre esta opci n Notar s que si todo es correcto comenzar n a validarse todos los procesos de manera autom tica Elige el archivo Place amp Route Report y observa la cantidad de recursos utilizados dentro del FPGA Podr s advertir que el par metro comparado es el n mero de SLICEs o CLBs Bloques L gicos Configurables dentro del dispositivo En ocasiones al momento de realizar la implementaci n fisica obtienes errores derivados de conexiones flotantes simbolos que aparecen juntos pero que no est n conectados pines definidos con el mismo nombre varias veces pines que no tienen su respectivo buffer o se ales de reloj se ales de entrada que conectas a varios bloques que no tienen un BUFG buffer global asignado Abre el archivo Pad Report para verificar la asignaci n fisica de pines Juan Carlos Herrera Lozada 4 8 jlozada ipn mx CIDETEC IPN M xico 2009 ES Xitink Bi Ain T5 cris hes leg ites liege ise fech_comidkp par 3 Mie EM Wer Protect Touts Aich Wire Heb
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