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Instructivo para el uso del Quartus II

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1. acceder al s mbolo del bloque de sum1 accesamos al proyecto sum1 el cuadro de exploraci n Al abrirlo aparece el s mbolo en la ventana de la Figura 42 Al pulsar OK el s mbolo se transfiere a la hoja de dise o esquem tico Figura 43 Name 1 Das aa Repeatinsert mode Insert symbol as block Launch Megawizard Plug In Megaw izard Plug In Manager DK Cancel ance Figura 42 Abriendo el s mbolo de sum1 E Figura 43 S mbolo de sum1 en la pantalla de dise o esquem tico File Edit View Project Assignments Processing Tools Window Help Da dg amp x ns o c un G gt 2 SO 1 Blockl bdf Enr Haln nracc F1 500 122 MT ldla NIINA Figura 44 Conexi n de los 2 bloques sum1 por medio de los acarreos El dise o del sumador de 2 bits requiere 2 instancias del sumador sum1 el acarreo de entrada del sumador que implementa el bit m s significativo proviene del acarreo de salida del sumador que implementa el bit menos significativo El esquema se muestra en oo AA la Figura 44 Para obtener un segundo bloque de 1 puede repetirse el proceso anterior o bien se alar con el rat n el bloque original arrastr ndolo mientras se pulsa control Otra opci n es utilizar el s mbolo de selecci n y dibujo la flecha blanca del editor de bloques situado en la parte superior izqu
2. 4 Info Running Quartus II Create Symbol File Info Command quartus map read settings files on write settings files off suml c suml generate_symbol C 1logicos Info Quartus II Create Symbol File was successful 0 errors 0 warnings y i a Figura 25 Ventana para captura esquem tica Pulsamos ahora Edit Insert Symbol Se superpone entonces otra ventana para seleccionar el proyecto en este caso sum1 como en la Figura 26 En la figura aparece el simbolo de sum1 al seleccionar sum1 debajo de Project Pulse ahora OK y guarde el archivo En nuestro caso block1 Este se inserta ahora en la carpeta del proyecto como un archivo de dise o junto con el original del tipo VHDL d gi x a g o o sumi gt K e AAIE gt 2 b s 5 suml vhd 08 Blockt bdf Libraries vll al a a Fe 14 sum son NAME c alera 72 quartus libraries oc ERE Repeatinsert mode tcc Insert symbol as block 211 ich Megawizard F Mega wizard Plug In Manager z Figura 26 Selecci n del s mbolo del proyecto suml MA CAP TULO 4 USO DE M DULOS LPM Quartus ll incluye una librer a de m dulos LPM Library of parameterized modules de diferentes tipos que constituyen dise os optimizados y que puede invocarse por los usuarios Una manera es mediante el asistente Tools Mega
3. vna Edit View Project Assignments Processing Tools Window Help 5 sum Jx edes e e Vhdli vhd Start Analysis amp Synthesis E 1 Ementity sumi is rara 2 port a0 b0 c0 in bit de 3 cl s0 out bit A 3 end sum E 5 6 uno of sumi is EE T Ebegin t 8 s lt a0 xor b xor c 9 1 lt a0 and b or and cO or b and cQ 10 end uno E rea d Figura 8 Creaci n del archivo del programa sum1 El programa debe ahora compilarse pulsar Processing Compiler tool Aparece la ventana de la Figura 9 la herramienta de compilaci n suml vhd Fitter Assembler Classic Timing amp nalyzer 03 F x 00 00 00 00 00 00 00 00 00 an Ini De Ye 00 00 00 Start TOP Stop roro oo G IS Figura 9 Herramienta de compilaci n Para iniciar la compilaci n Pulsar Start Otra forma es pulsar el cono que aparece en la barra de herramientas justo arriba del letrero Start Analysis amp Synthesis de la Figura 8 De no existir errores aparece la ventana de la Figura 10 con el mensaje de xito un resumen y otros mensajes en la parte inferior De lo contrario aparecen mensajes de error Al pulsar sobre ellos se resaltan las l neas que lo generan para facilitar su correcci n ooo MA C logicos sum1
4. a LPM_ADD_SUB Settings General gt Dec v Yes datab Dec Figuras 30 Opciones del sumador restador E LPM ADD SUB setings Settings General gt General 2 gt Ports gt Pipelining sumrest m Do you want any optional inputs or outputs Input Mi Create a carry borrow out input result 7 0 Dutputs datab 7 0 Create a carry borrow in output overflow 00 FW Kreate an OVErTIOW Output cout Figuras 31 Opciones del sumador restador Em LPM_ADD_SUB ng 5 RM Yes I want an output latency of Clock cycles O Create an asynchronous Clear input O Create a Clock Enable input Turn on the files you wish to generate A iei gie automatically generated and a red checkmark indicates an optional file Click Finish to generate the selected files The state of each checkbox is maintained in subsequent MegaWizard Plug In Manager sessions The MegaWizard Plug In Manager creates the selected files in the following directory C Vogicos sum 1 4 sumrest8 whd Wariation file O sumrest8 inc AHDL Include file Y sumrest8 cmp WHDL component declaration file 0 sumrest8 bsf Quartus symbol file O sumrest8_inst vhd Instantiation template file Y sumrest8_waveforms html Sample waveforms in summary i sumrest8 wave ipg Sample waveform file
5. gt um seee lor vr oo s Stats X Blocki bdf Y 5 pin name4 won PR OUTP pin name K s a a llas a y URB Q _ Cm s Q 806 55 562 334 h B9 X ide A For Help press Fl Figura 46 Esquema para sum22 sin asignaci n de nombres a entradas y salidas Moject Assignments Processing Tools Window Help Bag cx sum2 FG D cx General Fomat bdf SIERRA To create multiple pins enter a name in 4HDL bus notation for example ERRE ZEE name 3 0 or enter a comma separated list of names MEZ GUUD Peer www CUU Deve ve un Figura 47 Asignaci n de nombres Repita el procedimiento para cada entrada y salida Obtenemos as el esquema final de la Figura 48 con entradas a 1 0 b 1 0 cO y salidas s 1 0 y c1 Guarde el archivo tipo bloque como sum22 93 WA Figura 48 Esquema final de sum22 Resta tan s lo compilar el proyecto no sin antes a adirle el archivo VHDL de sum1 como ya lo hemos mostrado En la Figura 49 se muestra el reporte correspondiente Flow Status Successful Mon Jan 10 09 29 46 2011 Quartus Il Version 7 2 Build 151 08 26 2007 SJ Web Edition Revision Mame sume Topdevel Entity Name sum 2 Family lI Met timing requirements N A Total logic elements 4 Total combinational functions 4 Dedicated
6. Any Target device Auto device selected by the Fitter C Specific device selected in amp vailable devices list Speed grade Pin count Any Show advanced devices Available devices EP2C5F256C6 119808 119808 119808 119808 119808 119808 119808 113808 1100n0 EP2C5F256C7 EP2C5F256C8 EP2C5F25618 3 S nl Figura 5 Selecci n del dispositivo FPGA a utilizar New Project Wizard Summary page 5 of 5 When you click Finish the project will be created with the following settings Project directory C logicos sum 1 Project name Top level design entity Number of files added Number of user libraries added Device assignments Family name Device sum sum 0 0 Cyclone AUTO EDA tools Design entry synthesis None Simulation None Timing analysis None Operating conditions Core voltage n a Junction temperature range n a Figura 6 Resumen del proyecto El siguiente paso es crear un archivo de dise o Pulsamos New para abrir la ventana de la Figura 7 Escogemos dise ar por medio de VHDL pulsamos VHDL y se abre la ventana de trabajo de la Figura 8 En sta se teclea el c digo del programa sum1 Black Diagram Schematic File EDIF File SOFC Builder System State Machine File Verlag HOL File Figura 7 Selecci n del tipo de archivo MA U virIogicos surmmi surmui Suri
7. Wizard Plug in Manager Se abre as la ventana de la Figura 27 Seleccionar el cuadro de creaci n como se muestra MegaWizard Plug In Manager page 1 E The Wegawizard Plug In Manager helps you create modify PAY design files that contain custom variationis of megafunctions Which action do vau want to perfarm Create a new custom megafunctian variation t Edit an existing custom megafunction variation Copy an existing custom megafunction variation Copyright e 1991 2007 Altera Corparation ca oe see Figura 27 Creaci n de una megafunci n Pulse Next y se obtiene la ventana de la Figura 28 En sta seleccionamos el dispositivo Cyclone II el tipo de archivo por crear VHDL el tipo de funci n Arithmetic el m dulo LPM ADD SUB el nombre del archivo donde se almacenar el c digo sumrest8 para o s obtener un circuito de suma y resta de 8 bits Figura 29 Este archivo sumrest8 se almacena en un directorio creado con anterioridad como 8 MegaWizard Plug In Manager page 2a Which megafunction would you like to customize Which device family will you be Cyclone li ing Select a megafunction from the list below ungi Installed Plug Ins Which type of output file do you want to create A Altera SOPC Builder C AHDL f Arithmetic G ALTACCUMULATE r Miis ALTECC Verilog HDL Pe dice ved What name do you want for the output file Browse A
8. e de deed eee n d Info Running Quartus II Functional Simulation Netlist Generation d Info Command quartus map read settings files on write settings files off suml c suml generate d Info Found 2 design units including 1 entities in source file suml vhd d Info Elaborating entity suml for the top level hierarchy d Info Quartus II Functional Simulation Netlist Generation was successful 0 errors 0 warnings Figura 13 Ventana correspondiente a una generaci n de lista de nodos exitosa Para facilitar la visualizaci n de la simulaci n marque el cuadro Overwrite simulation input file with simulation results Pulse Open para abrir la ventana de forma de ondas Figura 14 entity sumi is port a0 b0 c0 in bit Master Time Bar 13125ns Pointer 12 85 ns Interval 275 ps Start AS n g d EE YU 0 HT Z XL WE Yo 89 N ND 4 Figura 14 Ventana de formas de onda para simulaci n 9 436 Requerimos ahora insertar las se ales de entrada y salida Pulse Edit gt Insert Node or Bus En la Figura 15 puede Ud seleccionar la base num rica el nombre de la se al si desea insertarlas una por una o bien desplegar los nombres de todas las se ales de la entidad si pulsa Node Finder Esto es m s sencillo sobre todo si existen mucha se ales Aparece entonces la ventana de la Figura 16 Insert Mode or Bus Tupe INPUT gt Cancel Value type 8 Le
9. input e Add Multiple Files m Simulation period B Run simulation until all vector stimuli are used C End simulation at 100 ns cct m Simulation options EET Automatically add pins to simulation output waveforms EM Check outputs Waveform Comparison Settings Setup and hold time violation detection Glitch detection o ns Overwrite simulation input file with simulation results Generate Signal Activity File Generate VCD File P 00 00 00 D Stop Y Open Report Figura 12 Herramienta de simulaci n ooo MA sumL vhd E 1 BEentity sumi is 2 B port a0 b0 c0 in bit d 7 3 c1 s0 out bit O E Simulator Tool nci Simulation mode Functional y Generate Functional Simulation Netlist oM A Simulation input sus Add Multiple Files 0 m Simulation period 5 Run simulation until a m T simulation at Functional Simulation Netlist Generation was successful 268 39 E Simulation options Automatically add pin Hb Check outputs Setup and hold time violation detection Glitch detection fio ns Y Overwrite simulation input file with simulation results Info ide de de dede dede dede dede eode dede eee dee dee e e dede dede e deed eee eee eee eee eoe ee eee
10. s Figuras 33 Opciones del sumador restador Al pulsar Finish se crea el c digo de sumrest8 que utiliza la componente add sub constru da en la librer a lpm de Quartus ll Este c digo se abre a partir del directorio como se muestra en la Figura 35 iz Buscar en sumrest8 E ek Ed 2 E sumrest8 cmp o jumrests hd Documentos recientes Escritorio Ne Mis documentos BE Mi PC Mis sitios de red Nombre sumrest8 M Tipo Device Design Files tdf vhdl v vlg verilog y Cancelar Add file to current projec Open as Auto m Figura 35 El c digo generado con los comentarios suprimidos se muestra en la Figura 36 LIBRARY eee USE eee std_logic_1164 all LIBRARY lpm USE Ipm all ENTITY sumrestg8 IS PORT add sub IN STD LOGIC cin INSTD LOGIC dataa IN STD LOGIC VECTOR 7 DOWNTO 0 datab IN STD LOGIC VECTOR 7 DOWNTO 0 cout OUT STD LOGIC overflow OUT STD LOGIC result OUT STD LOGIC VECTOR 7 DOWNTO 0 END sumrest8 ARCHITECTURE SYN OF sumrest8 IS SIGNAL sub wireO STD LOGIC SIGNAL sub wire1 STD LOGIC SIGNAL sub wire2 STD LOGIC VECTOR 7 DOWNTO 0 COMPONENT add sub GENERIC Ipm direction STRING hint STRING type STRING width NATURAL PORT dataa IN STD LOGIC VECTOR 7 DOWNTO 0 add sub IN STD LOGIC datab IN STD LOGIC VECTOR 7 DOWNTO 0 overfl
11. suml sumi Compilation Report Flow Summary Ce res TC it View Project Assignments Processing Tools Window Help E B Gs melclm x gt gt 2 Lo sum1 vhd E Compilation Report Flow Summary 3 Compilation Report 8 Legal Notice Flow Summary Ep Flow Settings 088 Flow Non Default Global Se Row Status Successful Wed Oct 13 12 06 38 2010 SE Flow Elapsed Time Quartus 11 Version 7 2 Build 151 09 26 2007 SJ Web Edition B Flow Log Revision Name sumi a b Analysis amp Synthesis TopJevel Entity Name sum Family Cyclone II Met timing requirements N A Total logic elements 2 Total combinational functions 2 Dedicated logic registers 0 Total registers 0 Total pins 5 Total virtual pins 0 0 o Analysis amp Synthesis was successful Embedded Multiplier 9 bit elements 0 Total PLLs 0 4 m Info Running Quartus II Analysis amp Synthesis Info Command quartus map read settings files on write settings files off suml c suml Info Found 2 design units including 1 entities in source file suml vhd Info Elaborating entity suml for the top level hierarchy EI Figura 10 Reporte de una compilaci n exitosa Para visualizar el circuito sintetizado pulse Tools Netlist Viewers RTL Viewer Aparece la ventana de la Figura 11 Ud podr reconocer el circuito de un sumador T Page Title sum e Page gt
12. Hierarchy List qu ru 2 8 suml A 8 0 Primitives H Pins A H Nets US El S se c wis 4 x 5 s d Info Implemented 7 device resources after synthesis the final resource count might be different Info Quartus II Analysis amp Synthesis was successful 0 errors 0 warnings Info k k k k k k k k k k k k k k k k k k k k kk k kk k k kk k k kk k kk k k k k k k k k k k k k k kk k kk kk E E El Info Command quartus rpp suml c suml netlist type sgate Info Quartus II Netlist Viewers Preprocess was successful 0 errors 0 warnings El ype v Y Info Running Quartus II Netlist Viewers Preprocess Y i Figura 11 Diagrama RTL del circuito sintetizado por el programa sum1 CAP TULO 2 SIMULACI N DEL PROYECTO Una compilaci n exitosa no garantiza un funcionamiento satisfactorio pues podr an existir errores de l gica Por ello es conveniente simular el comportamiento del circuito Pulse ahora Processing gt Simulation Tool En Simulation Mode seleccione Functional en vez de Timing y pulse Generate Functional Simulation Netlist De no existir errores aparecer el mensaje de xito de la Figura 13 Sentity sumi is E 2 y port a0 b0 c0 in bit d 1 30 out bit A O sS Simulation mode w Generate Functional Simulation Netlist I A Simulation
13. LTFP DIV C NogicosNsumrest amp NsumrestB ALTFP_MULT ALTFP SORT ALTMEMMULT ALTMULT amp CCUM ALTMULT_4DD ALTMULT_COMPLEX Note To compile a project successfully in the Quartus 11 software ALTSORT your design files must be in the project directory in the global user LPM ABS libraries specified inthe Options dialog box Tools menu or a user LPM AD D SUB library specified in the User Libraries page of the Settings dialog B box Assignments menu LPM COMPARE LPM COUNTER Your current user library directories are Return to this page for another create operation LPM_DIWIDE LPM_MULT PARALLEL ADD 63 Communications x Am DSP EE Gates Cancel lt Back gt Fini Figura 28 Selecci n del m dulo por crear Pulse Next y se abre as la ventana de la Figura 29 que muestra las opciones parametrizables suma resta suma y resta n mero de bits En las siguientes ventanas que aparecen despu s de pulsar Next seleccionamos m s opciones Valores fijos o variables acarreos sobreflujo pipeling nO as como una lista de archivos por generar deseados Figura 30 a 33 Pipelining Currently selected device family Cydone II Match project default How wide should the dataa and datab input buses be 8 v Which operating mode do you want for the adder subtractor lt gt Addition only 1 adds 0 subtracts Figura 29 2050 MA
14. Painter 40 4 ns Interval 27 28 ns Start Enc A T 20 0 ns 30 0 ns 40 0 ns 20 0 ns 113 125 ns 26 a 13 13ns Quartus 2 E n iu File CAlogicosssuml sumd was changed Do you want to reload the file possibly overwriting portions of the file including any saved ROA changes AA w Figura 19 Ventana de sobreescritura 0 0 ns 20 0 ns 30 0 ms 40 0 ns 50 0 ns 60 0 ns 70 0ns 80 0 n 13 125 ns Figura 20 Resultados de la simulaci n de sum1 En caso de que se desee efectuar otras simulaciones crear otras hojas al pulsar New seleccionar Other Files y Vector Waveform File Figura 21 New E Device Design Files Other Files AHDL Include File Block Symbol File Chain Description File Hesadecimal Intel Format File In System Sources and Probes Editor File Logic Analyzer Interface File Memory Initialization File SignalT ap Il Logic Analyzer File Synopsys Design Constraints File Tcl Script File Test File Vector waveform File Cancel Figura 21 Selecci n de archivo de formas de onda CAP TULO 3 USO DE COMPONENTES Veamos ahora el caso en que un proyecto utiliza componentes que fueron sintetizadas en otro proyecto Por ejemplo un sumador de 4 bits sum4 que utiliza 4 instancias de sumi En el directorio de sum4 se requiere el c digo compilado de la componente sum1 Este se puede agregar desde el inicio Fig 4 o bien despu s pulsando Project gt Add remove Files in Projec
15. Topdevel Entity Name sum1 Family Cyclone 1 Met timing requirements Total logic elements Total combinational functions Dedicated logic registers Total registers Total pins Total virtual pins Total memory bits Embedded Multiplier S bit elements Total PLLs z gt Quartus I Ex o Create Symbol File was successful O O m N Aceptar Figura 23 Notofocaci n de xito por la creaci n de un s mbolo Necesitamos ahora crear un archivo para guardar el s mbolo Pulsar Block Diagram Schematic File Figura 24 Se abre ahora una ventana para captura esquem tica como la de la Figura 25 SOFC Builder System State Machine File Verillog HOL File File E Cancel Figura 24 Selecci n de un archivo de bloques y esquem tico y Juartus Fe File Edit Im gt x n e sum X 2 V9 or Z Statu x Module Create Sy E a A C logico tog 5 50 1 50 E SU 1 DIOCK Dar View Project Assignments Processing Tools Window Help sumi vhd Compilation Report Flow Summary Block1 bdf dao ag NN amp NN NN EM Moers Po AR o pP C S OF a
16. UNIVERSIDAD AUTONOMA METROPOLITANA UNIDAD AZCAPOTZALCO Azcapotzalco omisi n ve ciencias s sicas e DEPARTAMENTO DE ELECR NICA INSTRUCTIVO PARA EL USO DEL PROGRAMA QUARTUS2 V7 2 DE ALTERA DR ISAAC SCHNADOWER BAR N MARZO DE 2011 NDICE 1 INTRODUCCION 2 CAP TULO 1 CREACI N DE UN PROYECTO EN VHDL annassa 3 CAP TULO 2 SIMULACI N DEL PROYECTO iseeeeeneneenenennnnenrenennenenne nennen tnnt nnn 9 CAP TULO 3 USO DE COMPONENTES coccocccccncncononcnnnnnonanonnnanancnnnnnonanonnnnnonnnnanann ana trennt 15 CAP TULO 4 USO DE M DULOS LPM nn nnne nnns 18 CAP TULO 5 M DULOS PREDISE ADOS I nn 25 REFERENCIA c 33 INTRODUCCI N Se presenta un instructivo para el uso del programas Quartus Il V7 2 que se utiliza en cursos de dise o l gico arquitectura de computadoras y para la tablilla de desarrollo DE2 de Altera El instructivo resume las principales operaciones para obtener producir compilar y simular programas VHDL de acuerdo con el manual de usuario y tutorial que acompa a al programa Quartus Il a consultarse en HELP CAP TULO 1 CREACI N DE UN PROYECTO EN VHDL Para abrir Quartus ll pulse sobre su cono Aparece entonces la pantalla mostrada en la Figura 1 Si aparecen otras pantallas auxiliares puede cer
17. dos Los de entrada a0 bO y cO listos para recibir valores todos en cero originalmente y los de salida indefinidos Figura 18 Los valores de las entradas pueden ahora asignarse sefialando segmentos con el rat n y marcando los conos correspondientes a O o 1 colocados a la izquierda de la ventana parte inferior que se aprecian en la Figura 19 is II C logicos sum1 suml suml Waveforml vwf 2104 s Edit View Project Assignments Processing Tools Window 8 Ye B T da e v c sumi 2 2 p Ir gt 5 sh sum1 vhd 2 Simulator Tool 12 waveform1 vwf E Master Time Bar 13 125 ns 4 Pointer 5 5 ns Interval 7 63 ns Start End 0 5 10 0 ns 20 0 ns 30 0 ns 40 0 ns 50 0 ns 60 0 ns 70 0 ns 13 125 ns k X X X X X X X X X X X X X X X X 06060 RR 060606 06060606 0 0 05050505050505060 060 06060606 Figura 18 Formas de onda previas la simulaci n A Una vez que se han asignado valores a los nodos de entrada procedemos a la simulaci n pulsando el cono Start de la herramienta de simulaci n Figura 12 o el correspondiente que se encuentra en la barra de herramientas de Quartus Il Dado que est marcado en la herramienta el cuadro de sobreescritura aparecer el cuadro de di logo de la Figura 19 pulse S y se obtiene la hoja de resultados de la Figura 20 en la cual se verifica el comportamiento del circuito Tri sumi E Master Time Bar 13 125 ns a
18. e Top Level Entity page 1 of 5 EJ What is the working directory for this project A What is the name of this project What is the name of the top level design entity for this project This name is case sensitive and must exactly match the entity name in the design file sum n Use Existing Project Settings Figura 3 Asignando directorio para el proyecto sum1 o MA Puede insertar archivos de otros proyectos en el directorio del proyecto presente En este caso no a adimos ninguno pulsamos Next y aparece la ventana de la Figura 5 New Project Wizard Add Files page 2 of 5 exem Select the design files you want to include in the project Click 4dd All to add all design files in the project directory to the project Note you can always add design files to the project later File name MEM A EN h Specify the path names of any non default libraries User Libraries Figura 4 Ventana para a adir otros archivos En la ventana de la Figura 5 se indica el dispositivo en el cual se implementar el dise o La tablilla DE2 de desarrollo cuenta con un dispositivo Cyclone 11 Indicarlo as Pulsamos ahora NEXT 2 veces para finalizar con el resumen del proyecto como en la Figura 6 New Project Wizard Family amp Device Settings page 3 of 5 Select the family and device you want to target for compilation Show in amp vailable device list Family Cyclone Y
19. ierda del editor de bloques seleccionar el bloque y copiarlo Edit gt copy Edit gt Paste Con la misma flecha blanca selecccionada use el rat n para unir las terminales 51 de un bloque con la 50 del segundo bloque Tenemos as el esquema de la Figura 44 Falta s lo importar los s mbolos de las terminales Haga doble click en la pantalla para abrir las librer as expanda primitives pines y seleccione input Se obtiene as la pantalla de la Figura 45 Symbol Libraries E c altera 72 quartus libraries HE megafunctions HE others HE primitives HE buffer H logic HE other HE pin ER i EF output HO storage Name input m Repeatinsert mode Megaw izard Plug In Manager Figura 45 S mbolo de un conector de entrada Pulse OK y el s mbolo del conector aparece en la pantalla de dise o Repita el procedimiento para un pin de salida output y transfi ralo tambi n a la pantalla de dise o Copie y pegue por cualquier m todo los s mbolos de los conectores hasta tener 5 entradas y 3 salidas conectadas a los bloques sum1 como en la Figura 46 Asignaci n de nombres a los s mbolos de entrada y salida Falta s lo asignar nombres a cada s mbolo de entrada o salida Apunte con el rat n a cada palabra pin_name y haga doble click Aparece la ventana de asignaci n de nombres de la Figura 47 P Fike Edit Tools Window Help m
20. logic registers Total registers Total pins 8 Figura 49 Reporte de compilaci n EE En la Figura 50 se muestra por ltimo una hoja de simulaci n El lector podr comprobar que los resultados de la suma s y acarreo final c1 son correctos Walue at 13 13ns D ps 10 0 ns 20 0 ns 30 0 ns 40 0 ns 50 0 ns Figura 50 Hoja de formas de onda simuladas 60 0 ns REFERENCIAS PDF Tutorial for VHDL users en HELP del programa Quartus ll Tocci Widmer Moss Sistemas Digitales Principios y Aplicaciones d cima edici n Pearson
21. ow OUT STD LOGIC cin IN STD LOGIC cout OUT STD LOGIC result OUT STD LOGIC VECTOR 7 DOWNTO 0 END COMPONENT BEGIN overflow lt sub wireO cout sub 1 result lt sub wire2 7 DOWNTO 0 Ipm add sub component add sub GENERIC MAP Ipm direction gt UNUSED Ipm hint gt ONE INPUT IS CONSTANT NO CIN_USED YES type gt LPM ADD SUB width gt 8 PORT MAP dataa dataa add sub add sub datab gt datab cin gt cin overflow gt sub wireO cout gt sub wire1 result gt sub wire2 END SYN Figura 36 C digo generado para sumrest8 Para utilizar el c digo hay que crear el proyecto correspondiente pues hasta el momento no es m s que un archivo VHDL Utilizando el asistente abrimos la ventana de la Figura 37 denominamos sumrest8 al proyecto y compilamos el archivo VHDL New Project Wizard Directory Name Top Level Entity page 1 of 5 What is the working directory for this project c Mogicosssumrest8 E What is the name of this project What is the name of the top level design entity for this project This name is case sensitive and must exactly match the entity name in the design file sumrest8 Ts Use Existing Project Settings lt Back Next gt Finish Cancelar Figura 37 Creaci n del directorio de sumrest8 CAP TULO 5 M DULOS PREDISE ADOS Quartus Il permite utilizar m dulos predise ado
22. rarlas File Edit View Project Assignments Processing Tools Window Help Subscribe to Altera Enewsletters Purchase Quartus Il Software Get a Nios Il Processor Free TT s Now Figura 1 Pantalla de inicio Pulse File gt 0Open project para abrir un proyecto existente o bien File gt New Project Wizard para generar un nuevo proyecto En este caso se abre la ventana de la Figura 2 3 New Project Wizard Introduction EJ The New Project Wizard helps you create a new project and preliminary project settings including the following Project name and directory Name of the top level design entity Project files and libraries Target device family and device tool settings You can change the settings for an existing project and specify additional project wide settings with the Settings command Assignments menu You can use the various pages of the Settings dialog box to add functionality to the project Don t show me this introduction again Figura 2 Pantalla de inicio de un nuevo proyecto Pulse Next y aparece la ventana de la Figura 3 Todo proyecto requiere un directorio carpeta en Windows as que presione el cono de exploraci n para crear su ruta y nombre En nuestro caso es C logicos sum1 El nombre sum1 aparecer tambi n en nombre del proyecto y en la entidad top Pulse ahora Next y aparece la ventana de La Figura 4 New Project Wizard Directory Nam
23. rimitives J AHDL architecture rtl of signed adder subtractor is El begin E Quartus Il TCL H TCL process a b add_sub i Megafunctions generic port egin Add if add sub is 1 else subtract if add sub 1 then result lt a b h Insert Close e Figura 39 Selecci n de un m dulo sumador restador Dise o por captura esquem tica En vez de utilizar el lenguaje VHDL mostramos ahora el dise o de un sistema utilizando captura esquem tica Creamos primeramente el directorio de un proyecto sum22 sumador de 2 2 bits que se dise ar con 2 bloques del proyecto sum1 y generamos un archivo nuevo abriendo la ventana de la Figura 7 y pulsando Block diagram Schematic File Aparece as la ventana de la Figura 40 hoja de dise o esquem tico Block1 bdf Figura 40 Ventana de dise o esquem tico E Pulsamos ahora un doble click en la ventana para acceder a la biblioteca de s mbolos y se abre la ventana de la Figura 41 Las librer as incluyen megafunciones primitivos como conectores compuertas etc y otros Otra manera de acceso consiste en pulsar Edit gt Insert Symbol Libraries c altera 72 quartus libraries HO megafunctions HE others HE primitives Repeatinsert mode Insert symbol as block Launch Megawizard Plug In MegawW izard Plug In Manager Figura 41
24. s plantillas de uso com n adem s de los incluidos en la librer a LPM Si abre un archivo VHDL nuevo New Pulse Edit gt Insert Template y se abre la ventana de la Figura 38 Si expande VHDL se observan las opciones Full Designs Logic etc Vhdli vhd Insert Template Language templates Verilog HDL E SystemVerilog VHDL Full Designs Constructs Figura 38 Ventana de m dulos de uso com n plantillas En la Figura 39 se muestra la ventana obtenida al seleccionar Full Designs Arithmetic Signed Adder Substracter Su c digo VHDL aparece en la parte derecha y puede insertarse en el archivo _ Language templates Preview EI Verilog HDL Quartus VHDL Template H SystemVerilog Signed Adder Subtractor E VHDL Ex Full Designs E RAMs and ROMs use leee numeric_std all E Shift Registers M State Machines entity signed adder subtractor is E Arithmetic i El Adders Signed Adder DATA_WIDTH natural 8 gt Unsigned Adder E Signed Adder Subtractor v Unsigned Adder Subtractor L Pipelined Binary Adder Tree a in signed DATA_WIDTH 1 downto 0 E Counters b in signed DATA WIDTH 1 downto 0 ue add sub in std logic Pod Multipliers result out signed DA TA wlDTH 1 downto 0 H Constructs E E Logic E Synthesis Attributes end entity e Altera P
25. t Se abre la misma ventana de la Figura 4 se utiliza la exploraci n para localizar el proyecto por a adir sum1 se abre y se pulsa Add y OK Ver la Figura 22 Settings sum4 General Files Libraries Select the design files you want to include in the project Click amp dd All to add all design files in the Device project directory to the project Operating Settings and Conditions E Compilation Process Settings j Y Fil s H EDA Tool Settings pisci Anal amp Synthesis Settings Desgnentg sy HDL ves _ E Fitter Settings suml suml vhd VHDL File None W Timing Analysis Settings sumd4 vhd VHDL File None Assembler sum vwf Vector Wave None Design Assistant SignalT ap Il Logic Analyzer Logic Analyzer Interface E Simulator Settings Properties PowerPlay Power Analyzer Settings n DK Cancel Figura 22 Adici n del archivo VHDL de sum1 al proyecto sum4 A Creando un s mbolo El s mbolo de un proyecto corresponde con la caja negra descrita por su entity Dicho s mbolo puede utilizarse para el dise o de un proyecto mayor que lo contiene mediante un esquema Para obtener el s mbolo abrir File Create Update Create Symbol Files For Current File Quartus responde con la ventana de la Figura 23 Flow Summary How Status Successful Wed Oct 13 12 06 38 2010 Quartus 11 Version 7 2 Build 151 09 26 2007 SJ Web Edition Revision Name sum 1
26. vel Mode Finder Radix Unsigned Decimal ka Bus width 1 Start index Display gray code count as binary count Figura 15 Selecci n de se ales a insertar ISIEN 1 5 129 ns 1 rointer 39 ns interval 10 10 ns MAIE rna Node Finder Named fi gt Filter Pins all gt Customize List o Look in v Include subentities Cancel Nodes Found Selected Nodes Name Assignments Nam Assignments Figura 16 Ventana para enlistar todos los nodos _ En la Ventana seleccionamos Pins all y pulsamos List Aparecen entonces todos los nodos del proyecto se ales de la entidad Los podemos seleccionar en cualquier orden mediante la flecha gt o todos simult neamente mediante gt gt Copy all to Selected Nodes list Los nodos seleccionados aparecen en el lado derecho de la ventana Figura 17 y resta tan s lo pulsar OK Node Finder Named Filter Pins all gt Customize List a OK Look in llum El Include subentities Cancel Nodes Found Selected Nodes Nam Assignments Nam Assignments Unassigned ES sum1 a Unassigned Unassigned ES sum1 b Unassigned Unassigned ES sum1 c Unassigned Unassigned T sumi lc Unassigned Unassigned T sum1 s Unassigned Figura 17 Lista de nodos de sum1 seleccionados La ventana de forma de onda incluye ahora los nodos selecciona

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