Capít.1 - Universidad de Zaragoza
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1. n de memorias din micas a nivel del ciclo de reloj del procesador y su aplicaci n al dise o hardware de un controlador de memoria As mismo y teniendo en cuenta que en la actualidad no existen en la comunidad cient fica al menos accesibles p blicamente simuladores de controlador memoria din mica lo suficientemente precisos para la investigaci n al m s alto nivel se considerar tambi n como objetivo secundario del proyecto la realizaci n de un m dulo sofware de simulaci n del controlador memoria que se pueda integrar con las herrameintas actuales que se utilizan para la simulaci n en arquitectura de computadores a nivel de investigaci n Para la consecuci n de estos objetivos se han llevado a cabo las siguientes tareas Como primer paso se ha estudiado con profundidad y en el nivel de detalle del ciclo de reloj el funcionamiento de varios tipos de memoria din mica actual En concreto se plante en la propuesta estudiar la memoria DDR y DDRII y dejar como opcional el otro tipo de memorias menos utilizadas como la RAMBUS y la XDR Veremos que finalmente se han includio los cuatro tipos de memoria en el proyecto Este estudio se describe brevemente en los cap tulos 2 y 3 En estos dos cap tulos se ver cu l es el funcionamiento com n a diferentes tipos de memoria din mica teniendo en cuenta par metros como latenclas anchos de banda bancos que tiene la arquitectura aperturas y cierres de PFC Introducci n Fundament2. ptimo en donde se realizan una serie de pruebas muy estandarizados en el mundo de la arquitectura de computadores spec2000 donde se ponen de manifiesto los resultados verdaderamente importantes del proyecto y de la investigaci n realizada En este cap tulo se realizan una serie de conclusiones y se dan unas gu as de futuras investigaciones que complementar an el proyecto y lo enriquecer an Veremos as mismo que el proyecto ha dado lugar a dos l neas de investigaci n en este campo y que existe un inter s en su utilizaci n a nivel cient fico para la realizaci n de investigaciones en la jerarqu a de memoria Por ltimo simplemente comentar que en la memoria se ha intentado resumir de la forma m s breve posible lo que se ha realizado y c mo se ha hecho Para una mayor profundidad en las explicaciones o ejemplos de las partes m s t cnicas del proyecto se recomienda referirse a los anexos
3. PFC Introducci n Fundamentos motivaci n y objetivos CAP TULO 1 Introducci n Fundamentos motivaci n y objetivos La motivaci n y nacimiento de este proyecto fin de carrera se origina en la clara necesidad que existe en la comunidad t cnica dedicada a la arquitectura de computadores de tener modelos precisos que describan el funcionamiento de la memoria din mica actual en el nivel de abstraci n del ciclo de reloj del procesador Desde la famosa y conocida ley de Moore que predice un crecimiento exponencial en el n mero de transistores que se es capaz de integrar en un microprocesador se sabe que el tiempo de retardo latencia entre el procesador y la memoria crece tambi n de forma exponencial Este hecho fundamental da origen a que se invierta mucho tiempo esfuerzo y por consiguiente dinero en investigar formas de disminuir esa latencia y en desarrollar arquitecturas de memoria que minimizen el tiempo que el procesador debe esperar a que un dato est disponible En el origen de la fabricaci n de microprocesadores el subsistema de memoria b sicamente constaba de un s lo almac n que era justamente la memoria externa Poco a poco y conforme se aumentaba la frecuencia de los procesadores se hizo necesario el uso de memorias caches tanto internas como externas que de alguna forma mitigasen la latencia de obtenci n de los datos desde la memoria principal o externa A este conjunto de diferentes niveles de
4. almacenamiento memoria se le denomina en su conjunto jerarqu a de memoria A nivel de investigaci n cientifica t cnica se ha prestado mucho inter s en estudiar exhaustivamente y sobre todo en los ltimos a os todo lo relacionado con esta jerarqu a de memoria Sin embargo este estudio ha estado fundamentalmente centrado en los niveles de memoria que se incluyen en el chip del microprocesador dejando un poco de lado la investigaci n sobre toda la parte de la jerarqu a de memoria que ca a fuera del procesador Es decir el controlador de memoria din mica y la propia memoria din mica Mientras que las memorias caches su acceso y control est n perfectamente documentadas en la comunidad cient fica a trav s de art culos libros tesis doctorales simuladores etc es d ficil encontrar informaci n actualizada y modelos de controladores de memoria din mica Hasta tal punto PFC Introducci n Fundamentos motivaci n y objetivos esto es as que incluso en los art culos cient ficos m s prestigiosos se suele simplificar el modelo de memoria din mico haci ndolo pr cticamente desaparecer suponiendo que el acceso a la memoria externa en t rminos temporales de latencia es constante El valor de esta constante temporal var a enormemente en funci n del autor del art culo y no es raro encontrarnos con 50 ciclos de reloj mientras que en otros nos encontramos con incluso 1000 ciclos de reloj o m s Indudablemente pa
5. cos interconectados Veremos en este cap tulo que cada bloque b sico hardware corresponde con una etapa de segmentado y el dise o realizado consiste en tres etapas Una vez que ya tenemos nuestro controlador dise ado pasar amos a desarrollar como objetivo secundario aunque muy importante un simulador software de este controlador hardware Es de vital importancia poder disponer de un simulador software puesto que en investigaci n sobre arquitectura de computadores pr cticamente la nica fuente de verificaci n y comprobaci n de dise os y rendimientos recae en simuladores software como pueden ser 6 7 y 8 El principal PFC Introducci n Fundamentos motivaci n y objetivos objetivo de dise o del simulador es que se pueda integrar f cilmente con los desarrollos software m s importantes en el campo de la investigaci n Para ello se ver en ese cap tulo la aproximaci n que se ha seguido y como se ha desarrollado el simulador Se hablar de una novedosa t cnica de simulaci n en el campo de la arquitectura de computadores y de las posibilidades que aporta a cualquier simulaci n hardware Desde el punto de vista pr ctico para los investigadores que deseen usar el simulador propuesto es importante destacar que tanto el manual de usuario del simulador propuesto como el manual del programdor se pueden encontrar respectivamente en los anexos D y E Para finalizar el proyecto termina con un ltimo cap tulo el s
6. esadores y de chips de microelectronica 1 2 3 4 5 En este cap tulo se realizar una breve descripci n del protocolo aunque se ampl a la informaci n de un modo m s t cnico y detallado en el anexo B Es importante rese ar que el dise o de este protocolo no debe ser particular a un tipo de procesador o de bus sino que debe ser lo suficientemente gen rico como para poderlo integrar de forma modular y sencilla con diferentes dise os de procesadores As mismo tambi n se ha prestado especial atenci n a que el protocolo elegido se pueda simular a trav s de software de la forma m s sencilla posible para poderlo integrar no s lamente con diversos dise os de procesadores sino con las diferentes herramientas de simulaci n de arquitectura de computadores que existen a nivel de investigaci n cient fica La segunda vertiente comtempla el propio dise o interno del controlador en el que se ver la segmentaci n hardware que se ha realizado y los diferentes bloques l gicos en los que se ha dividido el controlador As mismo este cap tulo viene reforzado por el Anexo C donde se describen todas las se ales hardware del controlador dise ado El dise o est realizado de tal forma que es f cil integralo con cualquier tipo de memoria din mica en concreto con las cuatro que se estudian en este proyecto y tambi n est pensado para admitir cambios hardware del propio dise o a trav s de un dise o de bloques l gicos b si
7. os motivaci n y objetivos p ginas tama o de las mismas anchos de buses etc Este cap tulo viene completado con datos de nivel t cnico m s profundo en el anexo A En el siguiente cap tulo del proyecto 4 se explicar n las dos pol ticas de acceso m s comunes en la actualidad Estas pol ticas han sido las elegidas despu s de haber consultado varios est ndares de memoria datos de fabricantes as como de observar cuales son las pol ticas de acceso m s utilizadas en la comunidad cient fica internacional Veremos que pr cticamente el 100 de los art culos cient ficos internacionales utilizan esas dos pol ticas de acceso En ese cap tulo se explicar brevemente en que consisten y cuando son ltiles En cuanto a las pol ticas de acceso implementadas por los fabricantes en sus soluciones veremos que coinciden con las elegidas Pr cticamente no existen otras pol ticas de acceso para procesadores de prop sito general que funcionen adecuadamente y por eso el proyecto se centra en esas En el cap tulo cuatro con toda la informaci n que se tiene ya se propondr un dise o hardware de controlador de memoria din mica Este dise o tiene dos vertientes claramente diferenciadas La primera de ellas ser a la encaminada al dise o de un protocolo hardware de comunicaci n entre el microprocesador y el controlador de memoria En este apartado el proyecto se ha basado en trabajos anteriores sobre todo de fabricantes de microproc
8. rece bastante claro que los resultados obtenidos incluso en los art culos m s prestigiosos podr an diferir bastante si tomamos como acertada una latencia de 50 o si la correcta es de 1000 Puesto que parece existir un vac o casi total en cuanto a cu l es la latencia correcta para la memoria actual y cu l es su influencia en el rendimiento de un microprocesador se propuso intentar estudiar e investigar acerca del controlador de memoria din mica y de la propia memoria a trav s de este proyecto fin de carrera As pues este proyecto se centra y enmarca en un tema de investigaci n de fundamental importancia para la comunidad cient fica t cnica dedicada a la arquitectura de computadores En el rea de investigaci n en el que se desarrolla departamento de inf rmatica e ingenier a de sistemas rea de arquitectura de computadores de la universidad de Zaragoza se tienen modelos muy precisos de toda la jerarqu a de memoria excepto los modelos de memoria y controlador externos al microprocesador o m s correctamente expresado del modelo de controlador y memoria principal puesto que actualmente existe una tendencia a includir el controlador de memoria principal en el interior del microprocesador As pues una vez que se ha comprendido el mbito y marco fundamental en el que se desarrolla este proyecto vamos a exponer de forma un poco m s precisa los objetivos que tiene el mismo El objetivo principal ser a pues la caracterizaci
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