Laboratório de Circuitos Lógicos
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1. o bastando ligar uma das entradas em VCC como indicado na Figura 2 2 c A AB Vec B A p A A B C s ABC ABC es C C a b c Figura 2 2 Fun o L gica AND de tr s entradas As portas l gicas s o implementadas utilizando se dispositivos semicondutores tais como transistores e diodos V rias portas l gicas de um mesmo tipo s o implementadas em um bloco monol tico de material semicondutor chip Em seguida esse bloco interligado a terminais denominados de pinos e o conjunto encapsulado com pl stico ou cer mica Esse processo chamado de integra o e o dispositivo produzido um circuito integrado digital A quantidade de portas l gicas em cada circuito integtrado CI depende do n mero de vari veis da fun o e do n merod de pounos do CI A identifica o do circuito realizada por meio de um c digo escrito na parte de cima do encapsulamento e da identifica o da fun o de cada pino dada por meio de diagrama de pinos pinagem Os fabricantes fornecem um manual que deve sempre ser consultado para obter informa es sobre as caracter sticas el tricas e sobre a pinagem de cada CI Os CI s constru dos com tecnologia TTL L gica a transistor Transistor possui duas s ries de circuitos e identificada pelos dois primeiros d gitos do c digo do CI 74XX 11 significa que o dispositivo tem especifica es comerciais e uma faixa de temperatura de opera o de 0 a 70 C enquanto que2. vel ALTO ocorrer quando houver a luz verde Apresente no desenvolvimento do projeto a tabela verdade mapa de Karnaugh ex press es l gicas e diagrama l gico b Elaborar o diagrama el trico c Elaborar a tabela de verifica o do funcionamento 6 4 QUEST ES 1 Em que caso pode se empregar t cnicas de paridade para a detec o de erros na transmiss o de dados de forma confi vel 2 Dado um projeto l gico descrito por uma tabela da verdade para ele h duas op es de escolha para a elabora o Estrutura AND OR ou OR AND Por meio dos resultados da tabela da verdade como poss vel presumir qual das estruturas ser a mais simples 36
3. 0 Modo 3 Porta XNOR de duas entradas com C 1 A ABB B A B C C Figura 2 5 Circuito L gico com duas portas XOR em cascata 2 7 QUEST ES e Comentar a diferen a entre diagrama l gico diagrama de pinos e diagrama el trico e Descrever a fun o obtida se no circuito da Figura 2 2 b forem usadas duas portas NAND no lugar das portas AND e Como poss vel obter uma fun o NAND de tr s entradas a partir de portas NAND de duas entradas 16 2 8 REFER NCIAS BIBLIOGR FICAS Manual de utiliza o e manuten o EXSTO XD101 Guia de experimentos Lab Circuitos L gicos UFCG TOCCI Ronald Jr WIDNER Neal S MOSS Gregory L Sistemas Digitais 10 Pearson Prentice Hall 2008 Cap tulo 3 17 RELAT RIO DO EXPERIMENTO 1 PORTAS L GICAS Esse um modelo de prepara o de relat rio que deve ser levado devidamente preenchido para a aula de laborat rio Tal modelo se refere ao primeiro experimento O aluno deve utiliza lo como base para a confec o de sua pr pria prepara o de relat rio e Deve se fazer um capa de identifica o e Os objet vos s o os mesmos do guia de apresenta o 3 1 MATERIAL UTILIZADO e M dulo educacional para montagens e um CI 7402 e um CI 7402 e um CI 7486 3 2 RESUMO DA TEORIA fazer um resumo suscinto no m ximo uma p gina sobre a teoria desenvolvida no experi mento 3 3 12 MONTAGEM 3 3 1 Descri o do Funcionamento
4. 54XX significa que as especifica es s o militares e que pode operar entre 55 a 125 C Os CT s dessas duas s ries possuem normalmente o mesmo diagrama de pinos A fam lia TTL possui diversas subfam lias cada uma com caracter sticas pr prias em termos de n veis de tens o margem de ru do correntes fan out dissipa o de energia velocidade tempos de atraso etc A identifica o da subfamilia feita por meio de letras que seguem os d gitos 54 ou 74 por exemplo Sem letras TTL Padr o LS Schottky de baixa pot ncia Baixa pot ncia Schottky Alta pot ncia w tm ALS Schottky de baixa pot ncia avan ada AS Schottky avan ada F Schottky avan ada fairchild FAST Ap s as letras de identifica o da subfam lia normalmente est o presentes dois ou tr s d gitos eventualmente seguidos por uma letra A B etc que identificam a fun o l gica implementada Por fim podem vir uma ou duas letras que identificam o tipo de encapsulamento Observar que a conven o de identifica o dos CT s varia com o fabricante Os circuitos integrados utilizados no laborat rio s o constru dos com um encapsula mento no formato DIL Dual in Line que possui duas carreiras paralelas de pinos Os pinos s o numerados sendo que o pino 1 identificado por uma marca ou por uma ra nhura na lateral esquerda do CI como mostra o CI da Figura 2 3 a Os demais pinos da linha inferior s o numerados da esquerda para a direita enqua
5. AND OR graficamente a partir da NAND NAND Durante a aula dever o ser completadas as partes relativas verifica o do funciona mento de cada montagem e as conclus es 4 3 1 12 Montagem Porta XOR a partir de Porta NAND Verificar o funcionamento de uma porta XOR implementada com inversores e portas NAND conforme indicado na Figura 4 2 4 3 2 2 Montagem Comparador de Magnitude Projetar e verificar o funcionamento de um comparador de n meros bin rios de tr s bits Usar a porta XOR para projetar um circuito capaz de comparar dois n meros bin rios A e B de tr s bits cada um conforme indicado pelo bloco funcional da Figura 4 4 A B AZATAO B2BIBO Figura 4 4 Bloco Funcional de um comparador de 3 bits Nota a sa da do circuito deve ser 1 somente quando A B ou seja A Bo A B Ao Bo Para elaborar o projeto utilizar inicialmente a porta l gica XNOR e em seguida por meio de equival ncias de portas l gicas obter o circuito final 25 Montagem Observar a posi o dos bits de cada n mero respeitando a posi o dos bits mais significat vos Verifica o do funcionamento A tabela da verdade total desse circuito possui 64 linhas contudo para a verifica o do funcionamento basta utilizar 16 linhas 8 com resultados verdadeiros e oito com resultados falsos Indicar o valor de A e B em decimal 4 3 3 3 Montagem Porta NAND a partir de porta OR Verificar o funcionamento de uma porta NAND imple
6. a entrada de Vem Um para o bit menos significativo bms igual a zero ou seja Co 0 A Ay B Bo c 0 4 4 qa C4 S3 So Figura 5 1 Somador Bin rio de quatro bits Para comprimentos m ltiplos de quatro bits o somador implementado pelo CI 7483 pode ser usado como um bloco funcional construtivo utilizando o Algoritmo da Soma com Propaga o do Vai Um para construir esse somador de maior capacidade Assim se o comprimento for 4xK necess rio utilizar K blocos ligados em cascata ou seja a sa da de Vai Um C4 de cada bloco deve servir de entrada para o bloco seguinte sendo conectada entrada de Vem Um Co 27 Por outro lado a interpreta o das entradas e do resultado fornecido por um somador bin rio com um n mero qualquer de bits depende do c digo usado para a representa o da informa o Por exemplo um somador bin rio pode ser usado diretamente ou seja sem necessidade de circuitos adicionais para realizar opera es aritm ticas com n meros sem sinal codificados no c digo 2 que usa a Representa o em Complemento de 2 Para outros tipos de c digos necess rio incluir circuitos adicionais para corrigir o resultado Por exemplo o algor tmo da soma de n meros com sinal codificados no C digo 1 que usa a Representa o em Complemento de 1 indica que se houver um vai um C 1 deve ser somado 1 ao resultado obtido na primeira soma para corrig lo ou seja o somador deve ser u
7. entradas dessa forma desaconselh vel o uso da tabela da verdade 34 b Elaborar o diagrama el trico c Elaborar a tabela de verifica o do funcionamento 6 3 4 4 Montagem Sem foro a Projete um sistema de sinaliza o de transito para o cruzamento mostrado na Fi gura 6 1 Sensores detectores de ve culos s o colocados ao longo das pistas Ce D na Rodovia e nas pistas A e B via de acesso As sa das desses sensores ser o n vel BAIXO 0 quando nenhum ve culo estiver presente e n vel alto ALTO 1 quando um ve culo estiver presente O sinal de tr nsito no cruzamento controlado de acordo com a seguinte l gica gt e4 Figura 6 1 Figura da 42 Montagem e O sinal da dire o leste oeste L O ser verde quando as duas pistas C e D estiverem ocupadas O sinal da dire o leste oeste ser verde sempre que as pistas C ou D estiverem ocupadas mas com as pistas e B desocupadas O sinal da dire o norte sul N S ser verde sempre que as duas pistas A e B estiverem ocupadas mas as C e D estiverem desocupadas O sinal da dire o norte sul tamb m ser verde quando as pistas A ou B estiverem ocupadas enquanto ambas as pistas C e D estiverem vazias O sinal da dire o leste oeste ser verde quando n o houver ve culo presente 35 As entradas do sistemas s o os sinais dos sensores A B Ce D e o circuito l gico ter duas sa das NS e LO uma para cada sem foro cujo n
8. os blocos funcionais das fun es l gicas A A B A ABB B B c OR Z A B o Z A8B A A B B e Z A NAND Z g NOR Z 4A B h XNOR Z Figura 2 1 Fun es L gicas Bloco l gico e express o l gica Qualquer fun o l gica de n vari veis pode ser implementada na forma de um disposi t vo eletr nico no entanto um n mero limitado de fun es fornecido pelos fabricantes As demais fun es devem ser implementadas atr4av s da combina o das fun es b sicas ou seja fun es mais complexas s o implementadas a partir das fun es mais simples Os dispositivos eletr nicos que implementam a fun es l gicas elementares s o de nominados de Portas L gicas O nome porta adv m do processamento da informa o realizado por um circuito l gico ser interpretado com um fluxo de dados que progride a partir das entradas do sistema passando pelos circuito intermedi rios at produzir uma resposta na sa da A porta l gica usada ent o para controlar a passagem ou n o desse fluxo de dados Vale lembrar que os disposit vos eletr nicos necessitam de serem alimentados a partir de uma fonte de tens o cont nua externa e portanto possuem dois outros terminais de entrada para essa alimenta o VCC e GND ground gt Terra que geralmente n o aparecem no diagrama l gico Para construir um disposit vo eletr nico que implemente uma fun o l gica necess rio representar as vari veis l gica
9. para aumentar a capacidade de excita o do circuito As condi es de opera o recomendadas pra a subfam lia TTL padr o s o resumidas na Tabela 2 5 Observar os valores correspondentes aos n veis H 2 0 V e L 0 8 V na entrada do circuito e a corrente m xima 16 mA que pode ser drenada pela sa da do circuito quando esta esta estiver no n vel L Quando uma entrada TTL n o est conectada a nenhum ponto el trico conhecido ela dita estar flutuando e um n vel alto desenvolvido no terminal correspondente ao contr rio do que poderia ser suposto Ou seja o valor associado a uma entrada a TTL flutuando n vel H A fam lia TTL fornece com rela o ao tipo de sa da tr s tipos de implementa o de portas l gicas sa da comum sa da em coletor aberto e sa da triestado 13 S mbolo Defini o M nimo Nominal M ximo Unidade VCC Tens o de alimenta o 4 75 5 5 25 V VIH Tens o de entrada em n vel alto 2 V VIL Tens o de entrada em n vel baixo 0 8 V IOH Corrente de sa da em n vel alto 400 uA IOL Corrente de sa da em n vel baixo 16 mA TA Temperatura de opera 0 70 e Tabela 2 5 Condi es de opera o recomendadas para a subfam lia TTI padr o 2 3 VERIFICANDO O FUNCIONAMENTO DE UM CIRCUITO L GICO Para testar um circuito l gico que pode ser simples como uma nica porta ou complexo como aqueles formados pela interliga o de v rias por
10. projeto devem ser inclu dos Bloco s Tabelas Mapas Express es Circuito L gico 2 Diagrama El trico Consiste em desenhar o diagrama el trico correspondente ao circuito l gico usado indicando os nomes das vari veis bem como as chaves e os leds usados na montagem 3 Verifica o do Funcionamento e Preparar tabelas s para verifica o pr tica do funcionamento do circuito No cabe alho da tabela indicar tamb m as chaves e os leds correspondentes a cada entrada e sa da e Montar o circuito e verificar o seu funcionamento GUIA DO EXPERIMENTO 1 PORTAS L GICAS 2 1 OBJETIVOS e Usar a L gica e a lgebra de Boole de 2 valores para modelar sistemas digitais e Descrever e implementar as fun es l gicas elementares por meior de portas l gicas elementares e Construir Tabelas verdade e Tabelas funcionais e Construir e utilizar diagramas L gicos De Pinos El trico Montar um circuito l gico testar o seu funcionamento e desmont lo tomando os cuidados necess rios Depurar um circuito l gico que n o funcione como esperado 2 2 INTRODU O A informa o digital normalmente representada simbolicamente por meio de c digos num ricos bin rios Nesses c digos a unidade da informa o o bit contra o de binary digit que pode assumir o valor 1 ou o valor O O processamento da informa o codificada nessa forma realizada por sistemas digitais bin rios que po
11. seguida esse circuito l gico deve ser detalhado usando os blocos funcionais dispon veis individualmente na forma de CT s inversores portas e somador Obseva o Observar cuidadosamente a obten o das entradas utilizadas para o detetor de Estouro de Capacidade b Preparar o diagrama el trico completo usar uma folha no formato paisagem c Preparar duas tabelas para a verifica o do funcionamento desse circuito I fa a SEL 0 e realize as seguintes somas A B II fa a SEL 1 e realize as seguintes subtra es A B 31 6 D T 41 3 5 2 D D 1 47 9 4 5 1 6 D 7 4 3 3 5 2 D gt 4 1 7 4 4 5 1 Observa o A tabela deve indicar a opera o resultado esperado em decimal e as entradas e sa das em bin rio e o resultado obtido em decimal de acordo com o seguinte cabe alho Opera o Resultado A3454 4 B3B2B Bo Co C4 8385518 Resultado Esperado Obtido 5 6 QUEST ES 1 Codificar os n meros decimais 53 53 na Representa o em Complemento de 2 2 Obter os n meros decimais representados pelas palavras c digo bin rias D5p 80h e 54 usando a Representa o em Complemento de 2 3 Qual o menor n mero negativo que pode ser representado com 4 e com 8 bits a Usando a representa o em complemento de 1 b Ussando a representa o em compleme
12. E pd E 19 3 3 3 Verifica o do Funcionamento oaoa a 19 3 4 2 Montagem Porta AND de tr s entradas cccccccc 20 3 4 1 Descri o do Funcionamento cclcclcll o 20 3 4 2 Dina porra EAD O pad E ps 20 3 4 3 Verifica o do funcionamento cccccccls 21 3 4 4 Diagrama El trico cssisama gm sda Bo E ala bg a ala bg d 21 3 4 5 Verifica o do Funcionamento ss erra roma sm Ens 21 3 5 COoncl s s s su ca poreda Gs EMA RUE Ad g dakor doa a UR d 21 3 6 Quest es aoaaa a 21 Cap tulo 4 22 Experimento Equival ncias de portas l gicas 22 Hd ODjetivos ps is se aa DA EE CAS NE DAS AS E EEE 22 A2 IDtTOdU O os gana g e Eas o ge ae aa Goa E TE gon BSS 22 4 3 Prepara o do Relat rio oaoa aa Lea gd ES ads 25 4 3 1 1 Montagem Porta XOR a partir de Porta NAND 25 4 3 2 2 Montagem Comparador de Magnitude oaoa 25 4 3 3 3 Montagem Porta NAND a partir de porta OR 26 43A AOMESID S o o eie a e papai e Na E ED van GEE 26 Cap tulo 5 32 Experimento Somador Bin rio 27 Dl ABRO abs ed DE Rd 5 6 ra Bru Se Db E SE Sm dE ia 27 D2 Tntrod cio ss eet EE e a SL SI SS A PR GAS a ieia 27 5 3 Prepara o do Relat rio gt e oco sewo c sema empie sare eia 28 dd A Monac en css dm E de e n e E E e e e aS 29 5 4 1 12 Montagem Seletor de Fun o Igualdade Complemento de 1 29 5 5 2 Montagem Soma de N meros sem Sinal oaoa 30 5 5 1 32 Montagem Detetor de Estouro de Capacidad
13. Laborat rio de Circuitos L gicos Rafael Rocha Matias Jos Maria Pires de Menezes Junior 04 de setembro de 2011 SUM RIO Cap tulo 1 Como Realizar a Prepara o do Relat rio 4 11 Formata o do Texto ssa dias dera ni ge E dad 4 1 2 Conte do da Prepara o s s see scos EGO EE Rs LS Montagens ss ia siea ad oaia aa e a De ER O DU E 5 Cap tulo 2 Guia do Experimento 1 Portas L gicas 6 2 1 AMENO press aag e a a e a e a d a a dE 22 od ss sis EEE DA E Du Ai E a a a a q E 2 2 1 Fung es L BICAS ess s swe ee se ee aaea OE TG a gE TE 2 3 Verificando o funcionamento de um circuito l gico aoaaa aaa 14 2 4 Cuidados na montagem e desmontagem do circuito o o ooa ooa 15 2 5 Depura o do Circo s ss se s esise GSE i Oa g aE T 15 20 Montages sas a a acs n ae e e a e a e a a A a a a oa 16 2 6 1 1 Montagem Porta NOR de duas entradas ooa aaa 16 2 6 2 2 Montagem Porta AND de tr s entradas aooaa aaa 16 2 6 3 3 Montagem Porta XOR XNOR oaaae aaa 16 2 AMD ss birds ER a a Ea E E EEE E SS 16 2 8 Refer ncias Bibliogr ficas ccccclcclcs a 17 Cap tulo 3 Relat rio do Experimento 1 Portas L gicas 18 3 1 Material Utilizado cs css EEE E REA ES Ba bg d 18 3 2 Resumo da teoria eps ce scada swo sa E EEE Ep E E pd E A 18 3 3 1 Montagem o oed Sem cd Do ate o TT e OD E SS Ti Se 18 3 3 1 Descri o do Funcionamento casu a a ranma sea 18 de Diagrama el trico o es ca s sea ean E a ern E pd E
14. Nesta primeira montagem verifica se o funcionamento da porta l gica NOR que imple menta a fun o l gica NOR NOT OR Essa fun o do tipo bin ria pois sua descri o necessita de no m nimo duas entradas A tabela da verdade mostrada na Tabela 3 1 descreve o funcionamento dessa fun o A express o l gica dessa fun o dada pela Equa o 3 1 AFB 3 1 O bloco l gico da fun o NOR dado pelo diagrama mostrado na Figura 3 1 18 oolp B 0 1 0 1 So on Tabela 3 1 Tabela da Verdade da fun o l gica NOR B A B Figura 3 1 Bloco L gico da porta NOR 3 3 2 Diagrama el trico Vcc 5 V Figura 3 2 Diagrama El trico da 1 montagem 3 3 3 Verifica o do Funcionamento L1 o ol gt gt orn olg o N 19 3 4 22 MONTAGEM PORTA AND DE TR S ENTRADAS 3 4 1 Descri o do Funcionamento Para esta porta o valor da sa da 1 se e somente se os valores e todas as entradas forem 1 A fun o l gica AND associativa poss vel obter uma fun o de tr s vari veis a partir de duas portas AND de duas entradas pois S A B C A B C Essa express o correspode ao diagrama l gico e tabela da verdade abaixo A B CIABI S 0 0 0 0 0 o 0 1 0 0 A AB 0 1 0 0 l0 B s PT flo p c 1 0 0 0 0 1 0 lo 0 Lo 0 1 1 ala l1 3 4 2 Diagrama el trico OBS Completar o diagrama
15. O 110 1 0 1 H LIL 1 010 0 111 H H H 1 1 1 0 010 Tabela 2 4 Porta L gica a funcional b L gica Positiva c L gica Negativa As portas l gicas s o normalmente encontradas com duas tr s e quatro entradas h ainda algumas portas com cico oito doze e treze entradas com exce o das portas XOR e XNOR que encontrada com apenas duas entradas h portas XOR de oito e de nove entradas para aplica es gera o detec o de paridade par impar 10 Quando for necess ria uma fun o l gica com um determinado n mero de vari veis de entradas e n o houver uma porta l gica com o mesmo n mero de entradas h dois caminhos a seguir a Se o n mero de entradas da porta for maior que o n mero de vari veis deve se conectar as entradas excedentes ao GND ou ao VCC tal que essa s entrada s n o altere m o c lculo da express o l gica b Se o n mero de entradas da porta for menor que o n mero de vari veis deve se fazer a associatividade apenas algumas fun es l gicas possuem essa propriedade e interligar portas com um n mero de entradas de menor de modo a obter o n mero desejado Por exemplo a fun o AND de tr s entradas indicada na Figura 2 2 a pode ser obtida a partir de duas portas AND de duas entradas como indicado na Figura 2 2 b pois pela lei da associatividade Z A B C A B C Usando uma porta AND de quatro entradas tamb m obt m se essa fun
16. Vce 5 V Figura 3 3 Diagrama el trico da 22 montagem 20 3 4 3 Verifica o do funcionamento Fa a um texto descrevendo do funcionamento fazer o diagrama l gico fazer tabela ver dade do modo 3 MODO 1 porta XOR de tr s entradas MODO 2 porta XOR de duas entradas C 0 MODO 3 porta XNOR de duas entradas C 1 Modo 1 Modo 2 A B C AOB Z C 0 0 0 0 0 0 A BIASBIZ 0 0 1 0 1 0 0 0 0 0 1 0 1 1 0 1 1 1 0 1 1 1 0 1 0 1 1 T 0 0 1 1 1 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 3 4 4 Diagrama El trico Fa a o diagrama el trico 3 4 5 Verifica o do Funcionamento Construa as tabelas para a verifica o do funcionamento 3 5 CONCLUS ES Escreve as conclus es sobre o experimento 3 6 QUEST ES Responda as quest es do guia apresente o enunciado das quest es 21 2 EXPERIMENTO EQUIVAL NCIAS DE PORTAS L GICAS 4 1 OBJETIVOS e Profetar uma fun o l gica como o XOR a partir da tabela da verdade e usar a Tabela da Verdade para avaliar uma fun o l gica dada por uma express o l gica ou por um circuito l gico e Usar o Teorema de Morgan para verificar a equival ncia de circuitos l gicos e Usar a porta XOR para projetar circuitos comparadores 4 2 INTRODU O A fun o l gica bin ria OU EXCLUSIVO uma fun a OU que considera a exclus o m tua entre as condi es relacionadas pelo conectivo l gico ou d
17. a desta improvisar ligando um fio comprido a um led Primeiramente verificar se a montagem est de acordo com o diagrama el trico Ob servar se todos os CI s est o corretamente alimentados Procurar por fios soltos ou por maus contatos os fios podem estar partidos ou n o estar bem encaixados Em seguida a depura o pode ser realizada seguindo o fluxo de dados ou seja a partir das entradas Para tanto aplicar a entrada que produz o resultado n o esperado e tra ar o fluxo das entratadas verificando o valor de cada sa da intermedi ria at chegar sa da Alternativamente essa verifica o pode ser realizada a partir da sa da progredindo na dire o das entradas Em muitos casos poss vel usar uma combina o dessas abordagens de qualquer modo o diagrama l gico deve ser usado para prever o valor esperado para cada um dos pontos testados 15 2 6 MONTAGENS 2 6 1 1 Montagem Porta NOR de duas entradas Verificar o funcionamento de uma porta NOR implementada pelo CI 7402 2 6 2 2 Montagem Porta AND de tr s entradas Verificar o funcionamento de uma fun o AND de tr s entradas implementada a partir de duas portas AND de duas entradas usando o CI 7408 2 6 3 3 Montagem Porta XOR XNOR Verificar o funcionamento do circuito l gico indicado na Figura 2 5 utilizando o CI 7486 que pode ser utilizado de tr s modos Modo 1 Portas XOR de tr s entradas A Be C Modo 2 Porta XOR de duas entradas com C
18. agem Verificar o funcionamento de um Detetor de Estouro de Capacidade para ser usado com um somador de n meros com sinal codificados no C digo 2 representa o em Com plemento de 2 com quatro bits implementado com o somador da montagem anterior 1 Projetar o circuito que implementa essa fun o usar uma sa da de nome E obtendo sua express o a partir da interpreta o l gica da tabela da verdade 30 2 Preparar o diagrama el trico 3 Preparar a tabela da verdade para a verifica o do funcionamento desse circuito 5 5 2 4 Montagem Somador Subtrrator Verificar o funcionamento de um SOMADOR SUBTRATOR para n meros com sinal codificados no c digo 2 Representa o em Complemento de 2 dado pelo bloco funcional da Figura 5 3 A fun o realizada por este circuito depende do valor da entrada de sele o SEL se SEL 0 a fun o selecionada a SOMA e S A B se SEL 1 a fun o selecionada a SUBTRA O e S A C2 B A sa da E indica a condi o de Estouro da Capacidade A B h h SOMADOR SEL SUBTRATOR ta E Figura 5 3 Somador Subtrator a Prejetar esse circuito usando os blocos funcionais projetados nas montagens anteriores Para obter o Complemento de 2 indicar como usar a propriedade C5 B Ci B 1 I O bloco l gico funcional desse circuito deve ser primeiramente detalhado na forma de um circuito l gico utilizando grandes blocos funcionais II Em
19. amento desse circuito A tabela deve ter duas colunas uma para cada valor da entrada SEL 5 5 22 MONTAGEM SOMA DE N MEROS SEM SINAL Deixar este circuito montado para usar na 4 montagem Verificar o funcionamento do somador bin rio para n meros A e B de quatro bits implementado pelo CI 7483 Usar o circuito seletor de fun o para produzir o operando B a Descrever o funcionamento desse circuito em particular a realiza o da soma A B Observar o valor da entrada SEL b Preparar o diagrama el trico c Preparar duas tabelas para a verifica o do funcionamento desse circuito Para tanto fa a Co 0 e realize as somas abaixo indicadas e em seguida fa a Cy 1 e realize as mesmas somas 5 2 6 13 7 8 10 11 3 5 9 4 14 1 15 1 obs os n meros est o na base 10 Observa o A tabela deve indicar a opera o resultado esperado em decimal e as entradas e sa das em bin rio e o resultado obtido em decimal de acordo com o seguinte cabe alho Opera o Resultado As As A Ao Bs BB Bo Co Ca S3 525150 Resultado Esperado Obtido d Usar o C digo 1 n meros com sinal na representa o em complemento de 1 para interpretar a opera o bin ria correspondente segunda linha da tabela 6 13 com Co iguala Oea 1 5 5 1 32 Montagem Detetor de Estouro de Capacidade Deixar este circuito montado para usar na 4 mont
20. dem ser descritos por fun es bin rias de vari veis digitais bin rias Essas vari veis bin rias correspondem a cada um dos bits da informa o Os sistemas digitais podem ser modelados usando a L gica Uma vari vel l gica pode assumir um valor da verdade que tamb m corresponde a apenas dois valores V Verdadeiro e F Falso Algumas vezes esses valores s o representados respectivamente pelos d gitos 1 e O 2 2 1 Fun es L gicas A NEGA O uma fun o l gica un ria de uma vari vel sendo representada por meio do operador un rio barra colocado acima da vari ve correspondendo seguinte express o l gica Z f A A Existem algumas fun es l gicas bin rifas de duas vari veis que juntamente com a nega o formam um conjunto de fun es l gicas elementares e a partir das quais qualquer fun o l gica de n vari veis pode ser obtida A fun o l gica AND que corresponde ao conectivo l gica amp Duas declara es relacionadas por amp formam uma declara o composta cujo valor da verdade V se e somente se o valor da verdade de todas as componentes for V A opera o l gica E ou AND representada pelo operador bin rio ou A fun o OU OR corresponde ao conect vo l gico ou se duas declara es estiverem relacionadas por esse conect vo formam uma declara o composta cujo valor da verdade V se e somente se o valor da verdade de pelo menos uma das component
21. e 2 30 5 5 2 42 Montagem Somador Subtrrator ooa aa 31 5 6 Quest es add ES E E ae o ps E e SE e rd 32 Cap tulo 6 42 Experimento Circuitos Combinacionais 33 E bm e so iei ae i e Ed e ea SAR E 33 6 2 Prepa o do Relat rio oa soroa bege qa qo 3 DR RD ea g UA a 33 63 MontageNS e soe e e a e p BS dep a ee a a dra aa bd 33 6 3 1 12 Montagem Circuito gerador de paridade impar 2 33 6 3 2 22 Montagem Circuito verificador de paridade impar 34 6 3 3 32 Montagem Comparador de 3 bits ooo aaa 34 6 3 4 42 Montagem Sem foro ooa 6 4 Quest es 1 1 COMO REALIZAR A PREPARA O DO RELAT RIO FORMATA O DO TEXTO A formata o da prepara o do relat rio deve obdecer os seguintes crit rios e Os textos devem ser apresentados em papel branco formato A4 21 cm x 29 7 cm 1 2 digitados datilografados ou manuscritos Utilizar fonte de tamanho 11 ou 12 N o utilizar o papel frente e verso Margens superior e esquerda de 3 cm Margens inferior e direita de 2 cm Todas as p ginas a partir da folha de rosto devem ser contadas sequencialmente mas n o numeradas A Numera o das p ginas deve estar no canto superior direito estando o ltimo algarismmo a 2 cm da borda direita da folha As cita es devem ser apresentadas conforme a ABNT NBR 10520 Todo o texto deve ser digitado ou datilografado com espa o 1 5 entrelinhas CONTE DO DA PREPARA O A prepara
22. e corresponder integralmente ao diagrama l gico Para facilitar a interconex o entre terminais de sa da e terminais de entrada o cir cuito a ser testado montado em uma placa especial do tipo protoboard Essa placa de montagem utilizada em conjunto com um M dulo de Treinamento que facilita a realiza o dos testes pois fornece uma s rie de recursos para a aplica o de entradas e para a verifica o de sa das 14 2 4 CUIDADOS NA MONTAGEM E DESMONTAGEM DO CIRCUITO e Planejamento da localiza o dos CT s na placa de montagem e Caso o circuito seja usado em outros circuitos fazer a previs o do local de montagem de ambos e Na montagem deve se seguir a disposi o indicada pelo diagrama el trico e Alinhar os pinos do CI e em seguida fazer uma press o sobre o mesmo para inseri lo no protoboard e Para remover o CI utilizar um extrator de CI s ou sen o uma ferramenta pontia guda apropriada levantando levemente uma das extremidades e em seguida a outra extremidade e Selecionar os fios e Realizar a montagem com o m dulo desligado e Se ocorrer um comportamento anormal do circuito ao ligar o m dulo desliga lo imediatamente e Ao final do experimento guardar os CT s e os fios no local apropriado 2 5 DEPURA O DO CIRCUITO Caso n o haja curto aparente ou o circuito n o funcione com oesperado o que normal acontecer ptoceder depura o Para tanto usar uma ponta de prova Na falt
23. e tal modo que seu valor 1 verdadeiro se e somente se o valor de apenas uma de suas entradas for 1 Em outras palavras quando os valores das entradas forem diferentes o valor da fun o XOR ser 1 A tabela da verdade express o booleana s o dadas na Tabela 4 1 e o bloco funcional dessa fun o dado na Figura 4 1 A B 5 Ag6B 0 0 0 0 1 1 1 0 1 1 1 0 Tabela 4 1 Tabela da verdade A fun o XOR ou a sua nega o a fun o XNOR quando os valores das entradas forem iguais o valor da fun o XNOR ser 1 podem portanto ser usadas para contruir circuitos comparadores de n meros bin rios De fato como dois n meros s o iguais se A ABB B Figura 4 1 Bloco L gico 22 e somente se os bits de mesmo peso forem iguais a fun o coind ncia XNOR pode ser usada para comparar cada par de bits Embora a fun o XOR esteja dispon vel na forma de circuito integrado pode ser implementada a partir de fun es l gicas elementares como NEGA O AND e OR Para tanto deve se se usar a analogia com a l gica interpretando 1 como Verdadeiro e O como Falso A tabela da veridade da Figura 4 1 ent o interpretada logicamente pela seguinte declara o A sa da S vale V se e somente se a entrada A F amp a entrada B V ou a entrada A V amp a entrada B F Usando a fun o Nega o essa declara o pode ser redefinida S vale V see somente se A V amp B V o
24. es for V A opera o l gica OR ou OU representada pelo operador bin rio V ou poss vel mostrar que as demais fun es l gicas de duas ou mais vari veis podem ser obtidas a partir apenas das tr s fun es l gicas elementares NEGA O AND e OR A lgebra de Boole de dois valores uma ferramenta matem tica que permite a manipula o das express es booleanas ou l gicas de uma forma alg brica A l gica e a lgebra de Boole de dois valores podem ser consideradas como sistemas matem ticos equivalentes por meio da seguinte analogia Valor VERDADEIRO valor FALSO Opera o AND A Opera o OR V Opera o NEGA O valor 1 valor 0 opera o produto Booleano opera o soma Booleana opera o complemento Itta A avalia o de uma fun o l gica consiste em indicar o valor da verdade da funl ai oara cada poss vel combina o de valores da verdade das vari veis COmo essas vari veis s o discretas podendo assumir apenas dois valores o n mero de poss veis combina es finito e igual a uma pot ncia de dois ou seja igual a 2 onde n o n mero de vari veis Assim uma fun o l gica tamb m pode ser representada por uma tabela denominada Tabela da Verdade que possui uma linha para cada combina o de valores das vari veis Na Tabela 2 1 s o representadas as Tabelas da Verdade das fun es NEGA O AND e OR Observar que segundo a l gica essas tabela
25. es relativas verifica o do Funcio namento de cada Montagem e as Conclus es 5 4 4 MONTAGENS 5 4 1 12 Montagem Seletor de Fun o Igualdade Complemento de 1 Obs Deixar este circuito parcialmente montado para usar na 2 montagem Verificar o funcionamento de um Seletor de Fun o Igualdade Complemento de 1 para n meros bin rios de quatro bits dado pelo bloco funcional da Figura 5 2 A fun o realizada por esse circuito depende do valor da entrada de sele o SEL e se SEL 0 a fun o selecionada a IGUALDADE e Z B e se SEL 1 a fun o selecionada o COMPLEMENTO DE 1 e Z C B B Ja IGUALDADE SEL COMPLEMENTO DE 1 Z Figura 5 2 Seletor Igualdade Complemento de 1 a Projetar esse circuito considerando os seguintes pontos e Apesar de a Tabela da Verdade completa possuir 32 linhas essa fun o pode ser descrita por uma tabela simplificada com apenas duas linhas usando a seguinte conven o um valor qualquer do n mero B formado pelos bits BsB B B pode ser representado por b3b5b bo e A dedu o l gica da express o de cada bit B pode ser realizada a partir da fun o XOR ver experimentos anteriores Observa o Projetar signnifica dar o Bloco Funcional a Tabela de funcionamento as express es l gicas e o circuito l gico correspondente b Prepara o diagrama el trico 29 c Preparar uma tabela completa para a verifica o do funcion
26. mentada com inversores e uma porta aba B Figura 4 5 Circuito equivalente a uma porta NAND OR como indicado na Figura 4 5 Nota Justificar essa equival ncia usando a tabela da verdade para realizar uma ava la o por coluna e usando o Teorema de Morgan 4 3 4 Quest es 1 Mostrar a partir da tabela da verdade da porta XOR como poss vel implementar um inversor utilizando a porta XOR 2 Obter a fun o XNOR em termos de inversores e das portas AND e OR a partir da interpreta o l gica da Verdade 26 3 EXPERIMENTO SOMADOR BIN RIO 5 1 OBJETIVOS e Usar uma porta XOR de duas entradas para realizar a fun o un ria de nega o e Usar um somador bin rio para somar n meros sem sinal e com sinal e Verificar a ocorr ncia de estouro de capacidade de um somador bin rio ao ser usado com os c digos mais utilizados para codificar n meros sem sinal ou com sinal e Usar um somador bin rio para somar e subtrair n meros com sinal codificados no c digo 2 Representa o em Complemento de 2 e Usar o somador implementado pelo CI 7483 como bloco construtivo de somadores com um maior n mero de bits 5 2 INTRODU O O somador implementado pelo circuito integrado 7483 pode ser usado para construir um somador bin rio de n meros com comprimento igual a quatro bits ou igual a um m ltiplo de quatro Se o comprimento for quatro bits o CI 7483 deve ser usado da forma indicada na Figura 5 1 com
27. nto de 2 4 Descrever o que estouro de capacidade em um somador 5 Se as entradas do 7483 forem interpretadas como n meros sem sinal mostrar como pode ser detectado o estouro de Capacidade 6 Se as entradas do 7483 forem interpretadas com n meros cm sinal codificados na Representa o em Complemento de 2 como identificado o estouro de capacidade 7 Se for usada a Representa o em Complemento de 2 mostrar quantos bits devem ter um somador para realiza a opera o 32 11 8 Obter um somador bin rio de oito bits usando o CI 7483 32 4 EXPERIMENTO CIRCUITOS COMBINACIONAIS 6 1 OBJETIVOS e Empregar o mapa de Karnaugh para a elabora o de projetos de circuitos l gicos combinacionais e Projetar circuitos para a verifica o de erros na transmiss o de dados e Projetar circuitos para a compara o de magnitude entre dois n meros e Projetar circuitos combinacionais a partir de senten as l gicas 6 2 PREPA O DO RELAT RIO Na se o Resumo da Teoria desenvolver os seguintes t picos e Em que consiste a t cnica de paridade par e impar para a verifica o de erros na transmiss o de dados e Explicar de forma sucinta as vantagens de se utilizar o mapa de Karnaugh para a elabora o de circuito l gicos Durante a aula dever o ser completadas as partes relativas verifica o do Funcio namento de cada Montagem e as Conclus es 6 3 MONTAGENS 6 3 1 1 Montagem Circuito gerado
28. nto que os pinos da linha superior s o numerados da direita para a esquerda comindacado no diagrama de pinos d Figura 2 3 b para um CI de 14 pinos Para os CI s que implementam portas l gicas comum desenhas as portas no diagram de pinos mostrando claramente a disposi o f sica das portas lay out Quando as fun es se tornam mais complexas o nome das entradas e sa das fornecidos pelo fabricante s o escritos dentro do bloco que representa o CI de tal modo que na parte externa possam ser usados os nomes utilizados pela aplica o Por exemplo o circuito integrado 7400 implementa quatro portas NAND de duas entradas e seu diagrama de pinos dado nesses dois formatos confome mostrado na Figura 2 4 12 Figura 2 3 Circuito Integrado DIL da fam lia TTL 74xx B P ILEI D GND Al B1 Y1 A2 B2 Y2 GND a b Figura 2 4 Diagramas de pinos para o 7400 A alimenta o dos circuitos TTI deve ser relaizda a partir de uma fonte de 5 Vdc com uma toler ncia de 5 para os da s rie 74 Deve ser observado que existe um n mero m ximo de entradas que uma sa da TT de uma dada subfam lia pode excitar sem haver degrada o dos n veis l gicos Esse n mero m ximo denominado de fan out e necess rio tomar cuidado principalmente fquando se mistura circuitos de diferentes subfam lias Para que o fan out n o seja excedido poss vel utilizar um ou mais buffers
29. o de cada relat rio deve ser realizada de acordo com o guia de cada experi mento e deve ter as seguintes se es e subese es 1 Objetivo s Listar o s objetivo s do experimento Material Utilizado Listar os circuitos integrados e demais componentes utiliza dos incluir o m dulo de treinamento did tico Resumo da teoria Apresentar de modo consiso um resumo da teoria empregado no experimento 4 Montagens Para cada montagem solicitada no guia elaborar os seguintes subse es a Descri o do Funcionamento Descrever o funcionamento do circuito a ser montado e ou seu projeto l gico b Diagrama El trico Desenhar o diagrama el trico correspondente c Verifica o do funcionamento Descrever a verifica o do funcionamento do circuito em geral realizada por meio de tabelas 5 Conclus es Realizar coment rios sobre o experimento 6 Quest es Enunciar e resolver as quest es solicitadas no guia 1 3 MONTAGENS As subse es de cada montagem devem ser detalhadas da seguinte forma 1 Descri o do Funcionamento Consiste em descrever o funcionamento do cir cuito l gico por meio de um texto sucinto Completar o texto com os seguintes tens Bloco Funcional L gico ou uma hierarquia de blocos e ou Circuito l gico Tabela s da Verdade esperda s completa ou simplificada e Express es l gicas No caso de ser realizado o projeto do circuito l gico todos os passos do
30. primeira identi dade indicada na Tabela 4 2 a em uma primeira etapa obtida uma coluna para AB e em seguida uma coluna para a sua nega o que corresponde ao lado esquerdo em uma segunda etapa s o obtidas colunas para 4 e B seguida de uma coluna para A B que corresponde ao lado direito Comoparando essas duas colunas como indicado por meio de setas verificas se que s o id nticas De modo an logo a segunda identidade de Morgam pode ser verificada conforme mostrado na Tabela 4 2 b Sempre que for conveniente poss vel fazer uso dessas equival ncias para por exem plo minimiza o n mero de portas utilizadas ou para substituir um tipo de porta l gica por outra como indicado pelas equival ncias das duas primeiras linhas da Figura 4 3 De Peba w gt gt vv w gt eel o gt gt vv w gt q Figura 4 3 Equival ncias de Morgan As duas primeiras equival ncias da Figura 4 3 s o obtidas pela identidade A A 24 ou seja um par de nega es se anula De fato aplicando esse crit rio s express es de Morgan ADB AB 4425 e AsB AFB AB 4 3 PREPARA O DO RELAT RIO Na se o resumo da teoria que dever ser colocada na prepara o do relat rio desenvol ver os seguintes t picos e Descrever a fun o XOR e mostrar como obter sua express o l gica e Dar as identidades mais usadas nas equival ncias de circuitos e Mostrar como obter a estrutura
31. r de paridade impar a Descrever o funcionamento de um circuito gerador de paridade impar de 4 bits b Projetar um circuito gerador de paridade impar para uma palavra de dados composta de 4 bits e Utilizar o mapa de Karnaugh Apresentar tabela da verdade Apresentar express es l gicas e Apresentar diagrama l gico 33 c Elaborar o diagrama el trico d Elaborar a tabela de verifica o do funcionamento Refer ncias se o 2 9 e 4 7 do livro Sistemas Digitais e Aplica s TOCCI 10 edi o 6 3 2 2 Montagem Circuito verificador de paridade impar a Descrever o funcionamento de um circuito verificador de paridade impar de 4 bits b Projetar um circuito verificador de paridade impar para uma palavra de dados com posta de 4 bits e Utilizar o mapa de Karnaugh e Apresentar tabela da verdade e Apresentar express es l gicas e Apresentar diagrama l gico c Elaborar o diagrama el trico d Elaborar a tabela de verifica o do funcionamento Refer ncias se o 2 9 e 4 7 do livro Sistemas Digitais e Aplica s TOCCI R J 10 edi o 6 3 3 3 Montagem Comparador de 3 bits a Nessa montagem elabore um circuito que fa a a compara o entre dois n meros X e Y de 3 bits cada seguindo os requisitos abaixo e O circuito deve possuir tr s sa das Z W e U e Z ocorre apenas se X Y e W l1 ocorre apenas se X gt Y e U ocorre apenas se X lt Y Observe que o circuito possuir seis
32. s bin rias por meio de grandezas f sicas el tricas como a tens o a corrente a carga el trica ou o sentido de magnetiza o de uma terial magn tico o mais comum usar a tens el trica presente no terminal de entrada ou de sa da do dispositivo para representar essas vari veis Essa vari vel f sica tamb m discreta podendo assumir dois valores um n vel alto representado por H High e um n vel baixo representado por L Low A descri o do funcionamento de uma porta l gica realizada por meio da Tabela de Funcionamento que semelhante Tabela da Verdade sendo que os valores usados para as entradas e sa das s o os n veis H e L Por exemplo a porta AND um dispositivo que funciona de acordo com a tabela de funcionamento dada na Tabela 2 4 A interpreta o que associa o n vel ao valor 1 e o n vel L ao valor 0 denominada de L gica Positiva uma vez que preserva a hieraquia ou seja H est acima de L bem como 1 est acima de 0 Aplicando essa l gica a porta descrita pela Tabela 2 4 a realmente uma porta AND como mostra a Tabela 2 4 b Na maioria das aplica es a l gica positiva que usada Entretanto se for usada a L gica Negativa que associa o n vel H ao valor 0 e o n vel L ao valor 1 esse dispositivo corresponder a uma porta OR como mostrado na Tabela 2 4 c a Dispositivo b AND Logica Positiva c OR L gica Negativa A BIZ A BIZ A BIZ L LIL 0 olo 1 E L HIL
33. s s o preenchidas com os valores Ve F Por m tamb m comum usar osvalores simb licos 1 e 0 usando a analogia com a a lgebra de Boole de dois valores AAB A B EGA O b AND c OR lt lt a gt lt H lt w lt m m gt oolp moro ooo lt lt nono Ho Tabela 2 1 Tabelas da Verdade para as fun es NEGA O AND e OR Aplicando a nega o ao AND obt m se a fun o NAND NOT AND que corresponde seguinte express o l gica Z f A B AA B Analogamente aplicando a nega o ao OR obt m se a fun o NOR NOT OR que corresponde seguinte express o l gica Z f A B AV B Na Tabela 2 2 s o apresentadas as Tabelas da Verdade para o NAND e o OR a NAND b NOR A B AAB A B A B A B AVvB A B A4 4 B F F V 0 0 1 F F V 0 0 1 F V V 0 1 1 F V F 0 1 0 V F V 1 0 ji V FE F I O 0 V V F 1 1 0 V Vv F 1 1 0 Tabela 2 2 Tabelas da Verdade para as fun es NAND e NOR Al m dessas fun es h duas outras que sob certas condi es tamb m podem ser consideradas elementares A primeira a fun o OU EXCLUSIVO XOR que corres ponde interpreta o do conectivo ou associado exclus o m tua ou seja as duas con di es n o podem ser verdadeiras simultaneamente Duas declara es relacionadas por ou exclusivo formam uma declara o composta cujo valor da verdade V se e somente se o valor da
34. sado duas vezes Ao trabalhar com n meros com sinal o somador bin rio tamb m pode ser utilizado para realizar a subtra o Para tanto necess rio usar um circuito adicional para realizar a opera o de NEGA O Assim em vez de subtrai o valor do minuendo realiza se a soma da nega o desse valor ou seja A B A B Ao se trabalhar com aritm tica complementar a opera o de NEGA O de um n mero codificado no C digo 1 ou no C digo 2 corresponde a respectivamente achar o Complemento de 1 ou de 2 desse n mero Entretanto a implementa o dessa opera o simples pois a opera o de Complemento de 1 pode ser facilmente implementada por meio de inversores enquanto que a de Complemento de 2 pode ser obtida somando se um ao Complemento de 1 5 3 PREPARA O DO RELAT RIO Na se o Resumo da Teoria desenvolver os seguintes t picos e Indicar com utilizar o somador bin rio de 4 bits 7483 para implementar um so mador de oito bits observar os nomes e valores das entradas e sa das e Mostrar como obter os Complementos de 1 e de 2 de um n mero bin rio B de 4 bits e Mostrar como realizada a soma para n meros com sinal e sem sinal em comple mento de 2 Na parte das montagens observar que a ltima montagem ir utilizar todas as an teriores Assim necess rio preparar cuidadosamente o Mapa de Planejamento das 28 Montagens Durante a aula dever o ser completadas as part
35. tas necess rio obter a Tabela da Verdade de modo a relacionar o comportamento da sa da com as entradas aplicadas Para tanto necess rio ser capaz de palicar nas entradas cada uma das poss veis combina es de valores que elas podem assumir uma para cada linha da tabela e tamb m ser capaz de verificar o valor da resposta Para gerar as vari veis l gicas de entrada podem ser usadas chaves de duas se es uma ligada no n vel alto H e outra ligada no n vel baixo L Dependendo da posi o da chave o valor gerado ser H ou L Para verificar o valor das vari veis l gicas de sa da podem ser usados indicadores luminosos comoo os Diodos Emissores de Luz LED Cada sa da a ser verificada deve ser conectada do circuito de polariza o de um led se o valor presente nesse terminal for H o led estar polarizado diretamente passar uma corrente el trica e o led acender por outro lado se o valor for L o led estar polarizado inversamente n o passar corrente e o led ficara apagado Para testar um circuito l gico necess rio al m de ligar as chave e leds tamb m ligar a alimenta o a partir de uma fonte de tens o DC Essa informa es devem ser indicadas em um diagrama denominado de Diagrama el trico que mostra como os v rios pinos dos CT s usados est o ligados como tamb m devem ser indicadas no cabe alho da tabela da verdade usada para registrar a verifica o do funcionamento Esse diagrama el trico dev
36. u A V amp B 6 V Essa declara o pode ser representada simbolicamente por umaexpress o l gica que usa o nome das vari veis e os operadores correspondentes aos conect vos l gicos presentes Ou seja S A B A B Essa express o pode ser implementada com dois inversores duas portas AND e uma porta OR como indicado pelo circuito l gico da Figura 4 2 a Esse tipo de circuito denominado de estrutura AND OR COmo a estrutura AND OR equivalente estrutura NAND NAND a fun o XOR tamb m pode ser implementada apenas com portas NAND e inversores como indicado na Figura 4 2 b A TIM bo B B Do a Estutura AND OR b Estutura NAND NAND Figura 4 2 Implementa es da porta XOR Essa e outras equival ncias entre circuitos l gicos podem ser deduzidos por meio da utiliza o do Teorema de De Morgan que corresponde s seguintes identidades AB A B e A4 B AB 23 y 4 dy y A B AB AB 4 B A B A B IAB A B 4 B A B 0 0 0 1 1 1 1 0 0 0 1 1 1 1 0 1 0 il 1 0 1 0 1 1 0 1 0 0 1 0 0 l 0 1 1 1 0 1 0 0 1 0 1 1 1 0 0 0 0 1 1 1 0 0 0 0 a AB A B b A B A B Tabela 4 2 Verifica o do Teorema de Morgan A validade dessas identidades pode ser verificada comparando os dois lados de cada uma Para tanto pode ser utilizada a tabela da verdade realizando se a avalia o por coluna como indicado na Tabela 4 2 Por exemplo para a avalia o da
37. verdade de apenas uma das componentes for V O XOR representada por Z f A B 4A B Aplicando a NEGA O a fun o XOR obtem se a fun o XNOR NOT XOR Essa fun o tamb m denominada de EQUIVAL NCIA ou COINCID NCIA pois o valor da verdade da fun o V se e somente se os valores da verdade das componentes forem iguais ou seja ambos V ou ambos F O XNOR uma fun o l gica bin ria fque corresponde seguinte express o l gica Z f A B AG B A interpreta o como Equival ncia ou Coincid ncia representada pelo operador bin rio O Na Tabela 2 3 apresentada as Tabelas da Verdade das fun es XOR e XNOR a XOR b XNOR A B IAeB A B IAOB A B 468B A B AOB F F F 0 0 0 F F V 0 0 1 F V V 0 1 1 F V F 0 1 0 V F V 1 0 1 V F F 1 0 0 V V F 1 1 0 V Vv V 1 1 1 Tabela 2 3 Tabelas da Verdade para as fun es NAND e NOR Uma fun o l gica tamb m pode ser representada graficamente por um diagrama de blocos denominado de Diagrama L gica ou Circuito L gico O diagrama l gico pode consistir em um nico bloco funcional que simbolize a rela o entre as vari veis de entrada e a vari vel de sa da valor da fun o ou quando a fun o l gica descrita a partir de uma associa o de fun es elementares seu diagrama l gico pode mostrar como os blocos l gicos elementares devem ser interligados de modo a produzir a resposta desejada Na Figura 2 1 apresentado
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