1 TEMA 3 ARQUITECTURA DE LOS PROCESADORES ADSP
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1. ei y External Porta Agar EPA Bus DMA Mux INTERFACE PM Data Bus PMD e T PMD Data 48 m Sem a o DMD Mux DM Data Bus DMD aag MULTIPLIER A HOST INTERFACE SERIAL PORTS 2 E LINK PORTS 6 not available on the ADSP 21061 INTRODUCCION 1 O Processor gt Las caracter sticas m s notables de la familia ADSP 2106x son v Unidades Aritm ticas flexibles y r pidas Flujo de datos sin restricciones a o desde las Unidades de C lculo Amplio rango din mico y precisi n extendida en las Unidades de C lculo Disponen de dos Generadores de Direcciones Eficiente secuenciamiento del programa INTRODUCCION ADSP 2106x CLKIN EBOOT BMS LBOOT Razg SETS W ADRCLK DMAR y DUKG e gt 3 e lt e lt gt lt gt lt _ gt gt lt gt e gt gt Figure 1 3 ADSP 2106x System INTRODUCCION gt Los principales procesadores de la familia ADSP 2106x son v ADSP 21060 integra 4 Mbits Y ADSP 21062 integra 2 Mbits Y ADSP 21061 integra 1 Mbits gt El procesador ADSP 21061 adem s del tama o de la memoria interna presenta otras 4 diferencias con respecto a los ot2. datos pueden ser descargados al procesador utilizando transferencias DMA PROCESADOR DE ENTRADA SALIDA En los procesadores ADSP 2106x las transferencias DMA pueden ocurrir entre la memoria interna y la memoria externa perif ricos externos o el procesador host Tambi n pueden ocurrir entre la memoria interna y los puertos serie o puertos link Las transferencias DMA entre memoria externa y dispositivos perif ricos externos son otra opci n Durante las transferencias DMA se realiza autom ticamente el formateado de los datos en palabras de 16 32 48 bits El procesador ADSP 21061 tiene 6 canales de DMA cuatro para los puertos serie y dos para el puerto externo Otras caracter sticas de las transferencias DMA son la posibilidad de generar una interrupci n cuando finaliza la transferencia DMA as como tambi n la posibilidad de realizar transferencias DMA encadenadas JUEGO DE INSTRUCCIONES El juego de instrucciones de la familia de procesadores ADSP 2106x proporciona una gran variedad de capacidades de programaci n Dispone de instrucciones multifunci n que permiten realizar en paralelo c lculos junto con transferencias de datos as como simultanear operaciones en el multiplicador y en la ALU La potencia de los modos de direccionamiento proporciona flexibilidad en el movimiento de datos tanto interna como externamente Cada instrucci n puede ejecutarse en un nico ciclo de reloj del procesador El lenguaje ens
3. la familia ADSP 2106x consta de los siguientes bloques funcionales Y 3 Unidades de C lculo ALU Multiplicador y Desplazador v Banco de Registros de Datos v 2 Generadores de Direcciones Secuenciador de Programa Temporizador Memoria Cach de Instrucciones EL NUCLEO DEL PROCESADOR CACHE MEMORY PMDBUS 48 BUS CONNECT DMD BUS 40 FLOATING amp FIXED POINT 32 BIT FLOATING POINT MULTIPLIER BARREL amp FIXED POINT FIXED POINT ACCUMULATOR SHIFTER ALU UNIDADES DE CALCULO El n cleo del procesador tiene tres Unidades de C lculo independientes una ALU un multiplicador y un desplazador Para cubrir una amplia variedad de necesidades seg n el tipo de procesamiento estas unidades de c lculo procesan datos en tres formatos datos de 32 bits en coma fija datos de 32 bits en coma flotante formato compatible con el est ndar del IEEE y datos de 40 bits en coma flotante precisi n extendida Las unidades de computaci n realizan sus operaciones en un s lo ciclo no tienen estructura pipeline Adem s est n conectadas en paralelo no en serie de forma que la salida de cualquier unidad puede ser entrada a cualquier otra en el siguiente ciclo de instrucci n En una instrucci n multifunci n la ALU y el multiplicador realizan de forma independiente y simult nea sus operaciones UNIDADES DE CALCULO gt La ALU realiza las operaciones aritm ticas y l gicas estandar Rn Rx Ry
4. registro per odo tambi n de 32 bits y la cuenta se reanuda inmediatamente otra vez ARQUITECTURA DE BUSES gt El n cleo del procesador dispone de cuatro buses v Bus de Direcciones de Memoria de Programa PMA v Bus de Direcciones de Memoria de Datos DMA Y Bus de Datos de Memoria de Programa PMD Y Bus de Datos de Memoria de Datos DMD En los procesadores ADSP 2106x la memoria de datos almacena datos operandos mientas que la memoria de programa es utilizada para almacenar tanto instrucciones como datos los coeficientes de los filtros por ejemplo esto permite dos b squedas de datos cuando la instrucci n es proporcionada por la memoria cach ARQUITECTURA DE BUSES El bus PMA tiene 24 l neas lo que permite una capacidad m xima de direcionamiento de 16 Mpalabras entre instrucciones y datos El bus PMD tiene 48 l neas para acomodarse al ancho de la palabra de instrucci n que es de 48 bits Los datos en coma fija y en coma flotante en precisi n simple 32 bits se alinean con los 32 bits m s significativos del bus PMD El bus DMA tiene 32 l neas lo que permite una capacidad m xima de direcionamiento de 4 Gpalabras de datos El bus DMD tiene 40 l neas Los datos en coma fija y en coma flotante en precisi n simple 32 bits se alinean con los 32 bits m s significativos del bus DMD ARQUITECTURA DE BUSES El bus DMA proporciona un camino para que el contenido de cualquier registro en el p
5. 0000 Internal Memory Space of ADSP 2106x with 10 010 0x0018 0000 Internal Memory Space of ADSP 2106x with 10 011 0x0020 0000 External Memory Space Multiprocessor Memory Space lt _ M5 Internal Memory Space of ADSP 2106x with 10 101 Bank size is selected by MSIZE bit field of PROCESADOR DE ENTRADA SALIDA El procesador de Entrada Salida incluido en los procesadores de la familia ADSP 2106x consta de dos puertos serie seis puertos link de 4 bits y un controlador de DMA PUERTOS SERIE Los dos puertos serie s ncronos integrados proporcionan un interface econ mico con una gran variedad de dispositivos perif ricos Estos puertos pueden funcionar utilizando como se al de reloj el reloj del sistema 40 MHz lo que hace que su velocidad m xima de transferencia sea de 40 Mbits s Las funciones de transmisi n y recepci n son independientes proporcionando gran flexibilidad a la comunicaci n serie Los datos recibidos o transmitidos por el puerto serie pueden ser autom ticamente transferidos a o desde la memoria interna a trav s de DMA PROCESADOR DE ENTRADA SALIDA gt Los puertos serie soportan diversos formatos de transmisi n primero los bits m s significativos primero los bits menos significativos diversas longitudes de palabra programables desde 3 a 32 bits Las se ales de reloj y se ales de sincronizaci n utilizadas por los puertos serie pueden ser generadas interna o extern
6. Fn Fx Fy Rn Rx AND Ry gt El multiplicador realiza multiplicaciones en coma fija y en coma flotante asi como tambi n s lo en coma fija operaciones combinadas tales como multiplicaci n suma y multiplicaci n resta Rn Rx Ry Fn Fx Fy Rn MRF Rx Ry Rn MRF Rx Ry El desplazador realiza desplazamientos l gicos y aritm ticos manipulaci n de bits individuales modificaci n y extracci n de campos sobre operandos de 32 bits Rn LSHIFT Rx BY Ry Rn BSET Rx BY Ry BANCO DE REGISTROS DE DATOS gt Los registros de datos son de prop sito general y se utilizan para transferir datos entre las unidades de c lculo y los buses de datos y para almacenar resultados intermedios El banco de registros est dividido en dos grupos primarios y alternos con 16 registros cada grupo para cambios r pidos de contexto Todos los registros son de 40 bits El fichero de registros junto con la arquitectura Harvard del n cleo del procesador permiten el flujo de datos sin restricciones entre las unidades de c lculo y la memoria interna SECUENCIADOR DE PROGRAMA Los dos generadores de direcciones y el secuenciador de programa son los encargados de generar las direcciones para los accesos a memoria Juntos el secuenciador de programa y los generadores de direcciones permiten que los c lculos se efect en con la m xima eficiencia puesto que las unidades de c lculo est n exclusivamente dedicadas al procesamie
7. TEMA 3 ARQUITECTURA DE LOS PROCESADORES ADSP 2106x CURSO 2010 2011 OBJETIVOS y BIBLIOGRAFIA En este tema vamos a resumir las principales caracter sticas de la arquitectura SHARC de la familia ADSP 2106x que en los siguientes temas abordaremos de una forma m s detallada BIBLIOGRAFIA Manual de Usuario SHARC ADSP 2106x Editorial Analog Devices Inc ARQUITECTURA DE LOS PROCESADORES ADSP 2106x 1 Introducci n a los Procesadores ADSP 2106x SHARC 2 Porqu un DSP de Coma Flotante 3 Arquitectura Interna El N cleo del Procesador Memoria Interna de doble puerto Interface con Memoria Externa y Perif ricos Interface con Procesador Host Capacidades de Multiprocesamiento Procesador de Entrada Salida 4 Juego de Instrucciones 5 Herramientas de Desarrollo INTRODUCCION gt La familia de procesadores ADSP 2106x SHARC procesadores con arquitectura Harvard modificada son procesaodres de 32 bits de altas prestaciones dise ados para aplicaciones tales como procesamiento de im genes tratamiento de gr ficos voz sonido Estos procesadores SHARC est n basados en la anterior familia de procesadores ADSP 21000 a cuyo n cleo se le ha a adido memoria interna de doble puerto y puertos de E S integrados hasta formar un sistema completo integrado en un nico chip Los procesadores ADSP 2106x representan un nuevo est ndar de integraci n en procesadores digitales de se al combinando un n cleo con ar
8. amblador de la familia de procesadores ADSP 2106x utiliza una sintaxis algebraica lo que facilita la escritura de los programas y su lectura Un potente juego de herramientas de desarrollo dan soporte al desarrollo de los programas HERRAMIENTAS DE DESARROLLO La familia de procesadores ADSP 2106x est soportada por un completo conjunto de herramientas de desarrollo tanto software como hardware que incluyen la tarjeta de evaluaci n EZ LAB el emulador EZ ICE y las herramientas de desarrollo de programas Las herramientas de desarrollo software facilitan la escritura y depuraci n de aplicaciones tanto en lenguaje ensamblador como en lenguaje C El emulador EZ ICE permite la integraci n del sistema hardware software y el depurado de los errores Como ejemplos de herramientas software cabe citar compilador de lenguaje C librer as de rutinas en C programa ensamblador librer as en lenguaje ensamblador linker y simulador HERRAMIENTAS DE DESARROLLO Step 1 DESCRIBE ARCHITECTURE Step 2 ANSI Assembler GENERATE CODE C 22
9. amente PUERTOS LINK Los procesadores ADSP 21060 y ADSP 21062 disponen de seis puertos link de 4 bits cada uno que proporcionan capacidades adicionales de E S El procesador ADSP 21061 no dispone de puertos link Los puertos link son especialmente tiles para realizar comunicaciones punto a punto entre procesadores en sistemas multiprocesamiento Los seis puertos link pueden operar de forma independiente y simult nea con una tasa m xima de transferencia de datos de 240 Mbytes s PROCESADOR DE ENTRADA SALIDA Link Port Link Port ADSP 2106x ADSP 2106x Link Link i Port Port Link Port Link Port ADSP 2106x ADSP 2106x Link Link Port Port Link Port PROCESADOR DE ENTRADA SALIDA gt Los datos transmitidos por los puertos link pueden ser formateados en palabras de 32 bits o de 48 bits y pueden ser leidos directamente por el n cleo del procesador o transferidos mediante DMA a la memoria interna del procesador Las transferencias pueden ser programadas como transmisi n o como recepci n CONTROLADOR DE DMA El controlador de DMA interno de la familia de procesadores ADSP 2106x permite transferencias de datos sin la intervenci n del procesador sin sobrecarga para el procesador El controlador de DMA funciona de una manera independiente e invisible para el n cleo del procesador permitiendo que las operaciones DMA ocurran mientras el n cleo est simult neamente ejecutando su programa Tanto el c digo como los
10. dificado de ser utilizado en el acceso Un registro longitud puede ser asociado con cada puntero para realizar direccionamiento con m dulo para buffers de datos circulares Estos buffers circulares pueden ser ubicados en cualesquiera direcciones de memoria Los buffers circulares permiten la implementaci n eficiente de estructuras de datos que son com nmente usadas en procesamiento digital de se ales filtros digitales transformadas de Fourier Cada registro de los DAG tiene un registro alterno que puede ser activado en cualquier momento para cambios r pidos de contexto CACHE DE INSTRUCCIONES El secuenciador de programa incluye una memoria cach de 32 palabras de instrucci n que permite en un ciclo de instrucci n tres accesos uno para buscar una instrucci n y dos para leer dos operandos La memoria cach es selectiva solamente las instrucciones cuya b squeda entra en conflicto con el acceso a datos en memoria de programa son almacenados en la cach Esto permite elevadas velocidades de ejecuci n en bucles como filtros digitales FFT INTERRUPCIONES gt Los procesadores ADSP 2106x disponen de cuatro interrupciones procedentes del hardware externo tres de prop sito general IRQo 2 y una interrupci n especial dedicada a funcionar como Reset Estos procesadores tienen adem s interrupciones generadas internamente por el temporizador por operaciones del controlador de DMA por desbordamiento de los buffers circ
11. ia asegura la ejecuci n de las instrucciones en un nico ciclo con dos transferencias de datos En este caso la instrucci n debe estar disponible en la memoria cach La ejecuci n en un nico ciclo tambi n se consigue cuando uno de los operandos se transfiere desde o a memoria externa utilizando el puerto externo incluido en los procesadores ADSP 2106x INTERFACE CON MEMORIA EXTERNA El puerto externo de los procesadores ADSP 2106x proporciona el interface con memoria externa y perif ricos Todos los procesadores de la familia ADSP 2106x tienen un espacio de direccionamiento externo de 4 Gpalabras Los buses internos PMA PMD DMA DMD y l OA y I OD est n multiplexados en el puerto externo para crear un sistema de buses externo con un nico bus de direcciones de 32 bits y un nico bus de datos de 48 bits La memoria externa puede organizarse tambi n como palabras de 16 32 48 bits Los procesadores ADSP 2106x disponen adem s de la posibilidad de generar estados de espera programables para facilitar la conexi n con memorias y perif ricos con tiempos de acceso variables INTERFACE CON PROCESADOR HOST El interface con el host disponible en los procesadores ADSP 2106x permite conectar f cilmente estos procesadores con los buses est ndar de microprocesadores de prop sito general tanto de 16 como de 32 bits con una peque a cantidad de hardware adicional Esta conexi n permite transferencias as ncronas a elevadas ve
12. itm tica en coma flotante de altas prestaciones con funciones internas tales como interface con un procesador host controlador de DMA puertos serie conexi n en sistemas multiprocesador INTRODUCCION Dual Ported Multi Access Memory Parallel Crossbar Bus System Interconnect Bus Port Numeric Processor 1 0 Processor 8 DMA Controller Figure 1 1 Super Harvard Architecture INTRODUCCION gt La caracteristica m s relevante de su arquitectura interna es que dispone de distintos bloques funcionales independientes n cleo del procesador procesador de E S memoria de doble puerto e interface externo todos ellos conectados a trav s de un eficiente sistema de buses Arquitectura de buses vy Bus PM Memoria de Programa Este bus es utilizado tanto para acceder a instrucciones como para acceder a datos Y Bus DM Memoria de Datos Unicamente para acceder a datos Y Bus I O Entrada salida Durante un Ciclo de Instrucci n el procesador puede acceder a dos operandos uno a trav s del bus PM y otro a trav s del bus DM a una instrucci n desde la cach interna y realizar una operaci n de E S por ejemplo una transferencia DMA INTRODUCCION PT Core Processor TIMER INSTRUCTION CACHE y PROGRAM SEQUENCER Dual Ported SRAM Two Independent Dual Ported Blocks Emulation PROCESSOR PORT WO PORT DATA DATA PM Address Bus PMA 24
13. locidades Este interface se realiza a trav s del puerto externo y est mapeado en memoria dentro del espacio nico de direccionamiento Adem s este interface dispone tambi n de 4 canales de DMA El procesador host puede leer y escribir directamente en la memoria interna de los procesadores ADSP 2106x y puede configurar los canales de DMA El sistema de interrupciones ha sido dise ado para soportar la ejecuci n eficiente de los comandos del host CAPACIDADES DE MULTIPROCESAMIENTO Los procesadores ADSP 2106x disponen de potentes caracter sticas adaptadas a sistemas multiprocesador basados en DSP El espacio de direccionamiento unificado permite el acceso directo de cada procesador a las memorias internas del resto de procesadores La l gica de arbitraje del bus es interna y permite conectar hasta un m ximo de 6 procesadores ADSP 2106x y un procesador host El bus del procesador utiliza los ciclos indivisibles de lectura modificaci n escritura para actualizar sem foros El sistema de gesti n de interrupciones soporta tambi n la ejecuci n de comandos entre procesadores La m xima velocidad de transferencia de datos entre procesadores es de 240 Mbytes por segundo a trav s de los puertos link o del puerto externo CAPACIDADES DE MULTIPROCESAMIENTO 0x0000 0000 0x0040 0000 Internal 0x0002 0000 an Space 0x0004 0000 Short Word Addressing 0x0008 0000 Internal Memory Spaca of ADSP 2106x with ID 00 0x0010
14. nto de los datos El secuenciador de programa proporciona las direcciones de las instrucciones en memoria de programa Controla tambi n las iteraciones en los bucles y evalua las condiciones en las instrucciones condicionales Dispone de un contador de bucles y pila de bucles de forma que no son necesarias instrucciones adicionales para decrementar el contador y comprobar si ha llegado a cero Los procesadores ADSP 2106x logran su elevada tasa de ejecuci n de instrucciones mediante una estructura segmentada en tres ciclos b squeda decodificaci n y ejecuci n GENERADORES DE DIRECCIONES gt Los generadores de direcciones proporcionan las direcciones de memoria cuando se transfieren datos entre memoria y registros gt La existencia de dos generadores de direcciones permite al procesador generar simult neamente dos direcciones para la lectura o escritura de dos operandos Y DAG1 proporciona direcciones de 32 bits para la memoria de datos Y DAG2 proporciona direcciones de 24 bits para la memoria de programa para acceder a datos en memoria de programa gt Cada generador de direcciones consta de 8 registros puntero 8 registros modificadores 8 registros base y 8 registros longitud de buffer GENERADORES DE DIRECCIONES gt Un registro puntero cuando es usado en direccionamiento indirecto puede ser modificado por un valor especificado en un registro modificador bien antes premodificado o bien despu s posmo
15. oduts In US dors Lowest speed emparaure rade suggested rss price per urit ln 1000 unt quant SEGA Thermal Enhanced BGA AN pacing stexigeary and subt b change Please contact yur local ALN sales representatie or FEGA Plastic Ball Grid a Abu ee mare mater LOFP Low Profle Quad Fa Park equis IP ess priar fo shipment See hu prodct pages or eto MOFP Metre Quad Fat Pack CSP_PGA Chip Scab Package Bal Gid Amay POR QUE UN DSP DE COMA FLOTANTE gt El formato de datos que utiliza un procesador determina su capacidad para manipular se ales y Precisi n el n mero de bits de los convertidores A D ha ido en aumento y la tendencia es que tanto la precisi n como la frecuencia de muestreo continuen aumentando Rango Din mico las aplicaciones requieren cada vez rangos din micos m s amplios Relaci n Se al Ruido existen aplicaciones comerciales radar sonar reconocimiento de voz que requieren amplios rangos din micos para discernir las se ales seleccionadas de los entornos ruidosos Facilidad de Uso en general los DSP de coma flotante son mucho m s f ciles de usar lo que implica menores tiempos de desarrollo que los DSP de coma fija El punto hasta el cual esto es cierto depende de la arquitectura del procesador de coma flotante el hecho de no tener que escalar las magnitudes supone una clara ventaja a la hora de utilizarlos EL NUCLEO DEL PROCESADOR gt El n cleo del procesador de
16. rocesador sea transferido a cualquier otro registro o a cualquier posici n de memoria en un nico ciclo Las direcciones de los operandos pueden provenir de dos fuentes un valor absoluto especificado en el c digo de operaci n de la instrucci n direccionamiento directo o la salida de un generador de direcciones direccionamiento indirecto El juego de instrucciones incluye instrucciones para mover datos entre dos registros de prop sito general cualesquiera o entre un registro y memoria Esto incluye a los registros de control los registros de estado as como los registros de datos del banco de registros Los registros de conexi n de buses PX permiten el transvase de datos entre el bus PMD de 48 bits y el bus DMD de 40 bits o entre un registro del banco de registros y el bus PMD Estos registros contienen el hardware necesario para manipular los bits de diferencia MEMORIA INTERNA DE DOBLE PUERTO Two Independent Dual Ported Memory JTAG Blocks PROCESSOR 1o Test amp Emulation DM Address Bus PM Data Bus DM Data Bus DATA REGISTER FILE 16x 40 Bit MULTIPLIER REGISTERS MEMORIA INTERNA DE DOBLE PUERTO gt Los procesadores ADSP 2106x integran una cierta cantidad de memoria SRAM interna organizada en dos bloques de igual capacidad cada uno que pueden ser configurados para almacenar diferentes combinaciones de programa y de datos Cada bloque de memoria es de doble puerto permitiendo accesos independiente
17. ros dos v Carece de puertos link v Dispone nicamente de 6 canales de DMA frente a 10 Presenta caracter sticas diferentes en el canal de DMA del puerto serie Dispone de la instrucci n idle16 para reducir el consumo INTRODUCCION SHARC Processors 208 lead MOFP ADSP 21065L 66 198 106 ball CSP_BGA 22 85 to 66 63 Released ADSP 211 60M 160 480 400 tall PEGA 160 49 to 186 43 Released ADSP 21160N 200 600 400 tall PEGA 169 49 to 199 29 Released ADSP 21161N 200 600 225 ball CSP_BGA 26 17 to 34 54 Released 144 lead LOFP 136 ball ADSP 21261 300 000 CSP_BGA 6 64 to 7 31 Released 144 lead LOFP 1 36 ball ADSP 21262 400 1200 CSP_BGA 17 15 to 24 14 Released 144 lead LOFPA 36 ball CSP_BGA 144 kad LOFP E_Pad ADSP 21363 1056 1908 136 ball CSP_BGA 20 22 to 20 13 Released 144 kad LOFP E_Pad ADSP 21364 656 1998 34 136 ball CSP_BGA 29 75 to 42 85 Released ADSP 21366 656 1908 EN i pap 22 60 to 32 55 Released 208 lead MOFP 256 ball SBGA ADSP 21266 400 1200 1441 to 18 01 Released ADSP 21367 8002400 26 20 73 to 37 09 Released ADSP 21368 8002400 26 256 ball SEGA 31 04 10 45 53 Released ADSP 21360 800 2400 26 19 50 to 36 10 Released ADSP 21371 532 1596 208 lead LOFP E Pad 13 27 to 15 92 Released ADSP 21 375 532 1596 0 52 208 lead LOFP E_Pad 9 89 to 11 79 Released ADSP 21467 00 2700 54 324 tall PEGA Contact ADI Contact ADI ADSP 21469 200 2700 54 324 ball PBGA Contact ADI Contact ADI NOTES Pr
18. s por parte del n cleo del procesador el procesador de E S o el controlador de DMA La memoria de doble puerto y la estructura de buses internos independientes programa datos y E S permiten dos transferencias de datos desde el n cleo del procesador y una transferencia desde el procesador de E S todo en un nico ciclo MEMORIA INTERNA DE DOBLE PUERTO gt Toda la memoria puede ser accedida como palabras de 16 32 6 48 bits gt Por ejemplo la memoria interna del procesador ADSP 21061 puede ser configurada como un m ximo de 32 Kpalabras de datos de 32 bits 64 Kpalabras de datos de 16 bits y 16 Kpalabras de instrucciones de 48 bits y datos de 40 bits o combinaciones de diferentes tama os de palabra hasta un m ximo de 1 Mbits El almacenamiento de datos en coma flotante de 16 bits es soportado puesto que efectivamente duplica la cantidad de datos que se pueden almacenar en la memoria interna La conversi n entre formatos de datos en coma flotante de 16 y 32 bits se realiza en una nica instrucci n MEMORIA INTERNA DE DOBLE PUERTO Aunque cada bloque de memoria puede almacenar una combinaci n de instrucciones y datos los accesos a memoria son m s eficientes cuando un bloque almacena datos utilizando el bus DM para las transferencias y el otro bloque almacena instrucciones y datos utilizando el bus PM para las transferencias Utilizar los buses PM y DM de esta forma es decir cada uno dedicado a un bloque de memor
19. ulares desbordamientos de las pilas excepciones aritm ticas e interrupciones software definidas por el usuario En la atenci n a las interrupciones externas de prop sito general y la interrupci n interna provocada por el temporizador los procesaodres ADSP 2106x autom ticamante guardan en la pila el registro de estado aritm tico ASTAT y el registro de modo MODE1 en paralelo con el servicio a la interrupci n INTERRUPCIONES gt Algunos de los registros del procesador tienen registros alternos que pueden ser activados durante el servicio a las interrupciones para facilitar los cambios r pidos de contexto Los registros de datos del banco de registros los registros de los generadores de direcciones y el registro de resultado del multiplicador tienen alternos Los registros que est n activos al salir de reset son llamados registros primarios mientras que los otros son llamados registros secundarios o alternos Unos bits de control en el registro MODE1 determinan qu juego de registros est activo en cada momento TEMPORIZADOR El temporizador o generador de intervalos de tiempo programable genera interrupciones peri dicas Cuando est habilitado decrementa un registro contador de 32 bits con cada ciclo de reloj Cuando el registro contador llega a cero el procesador genera una interrupci n y activa la salida TIMEXP Una vez finalizada la cuenta el registro contador se recarga autom ticamente con el contenido del
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