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DN9200K10PCIE8T

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1. sch ma 132 Carte de fille sy na 133 chouer d exp Le sch ma 134 Carte de fille s ys synchronisants de conception de r f renc ch ma fonctionnel de d ni Le sch ma 141 Chapitre 1 Introduction F licitations sur votre achat de la carte d mulation de logique de DN9200K10PCIEST Si vous tes peu familier avec des produits de groupe de Dini vous devriez lire le chapitre 2 guide rapide de d but pour se familiariser avec les interfaces utilisateur que le DN9200K10PCIEST fournit 3V 5V 32 64 Bit Figure 1 DN9200K10PCIEST Les radiateurs avec insouciance laiss s uninstalled 1 Contenus du manuel Ce manuel contient les chapitres suivants 1 1 Introduction Le guide du lecteur de ce manuel Liste de documentation et de ressources disponibles La section 1 contient une liste des contenus du manuel y compris l introduction 1 2 Guide rapide de d but Ce chapitre inclut des instructions tape par tape pour actionner sur le DN9200K10PCIEST pour la premi re fois Il vous guidera en employant les dispositifs les plus importants du conseil Pour des utilisateurs tr s au courant des conseils de FPGA c est probable la seule partie du manuel qui devra tre lu compl tement Le reste du livre peut tre employ pour la r f rence 1 3Logiciel de contr leur Un r sum de la fon
2. 1 1 Embedded PCI Express Endpoint Blocks 1 1 1 1 1 3 10 100 1000 Ethernet MAC Block Resources me up 3 d 4 Rocketl0 GTP Low Power Transceivers 8 8 8 8 _ RocketiO GTX High Power Transcelvers bag 8 8 Hun 4 2 3 4 2 3 nu 4 2 3 DE en OOOO a aa Figure 38 Guide de choix de LXT FXT PCI les dossiers de peu de la plein fonction w DMATM expr s sont seulement donn s pour des pi ces de LX50T et de FS AUT Pour employer la g n ration expr s 2 de PCI une pi ce de FX70T est exig e Les ressources de mat riel disponibles sur le conseil externe au FPGA sont inchang es La seule diff rence entre ces deux options de FPGA sont les possibilit s internes du FPGA 2 1 5 1 Q De combien de portes est ce que j aurai besoin Vous devez courir une conception par ISE pour obtenir une valuation Vous pouvez obtenir une valuation grossi re en comptant le nombre de bascules dans votre conception et en employant les diagrammes ci dessus de choix Tenez compte toujours d une augmentation de 40 de secteur requis Si vous avez n importe quelles conditions minimum de fr quence supposez alors que vous pourrez seulement r aliser l utilisation de 60 dans le FPGA Si vous avez les ventilateur sorties lev es moyenne au dessus de 5 ou de 6 alors vous pourrez seulement r aliser l utilisation de 60 2 1 6 Cat gories de vitesse Les caract risations d ex cution d interface incluses en ce manuel
3. 4 6 USB Les interfaces expr s d USB et de PCI peuvent tre employ es pour la configuration configuration de FPGA et les arrangements d horloge etc ou pour la communication directe avec la conception d utilisateur dans le FPGA Ces interfaces sont d crites individuellement dans leurs propres sections dans le chapitre de mat riel 4 6 1 Configuration d un FPGA Le proc d suivant est employ par le logiciel sur l ordinateur principal pour configurer un FPGA au dessus d USB Ce proc d est suivi du programme d USBController et de programme d A Test usb sur le CD d utilisateur 1 Le logiciel d USB obtient une poign e un dispositif d USB avec VID 0x1234 PID 0x1234 2 Le logiciel de centre serveur d USB envoie la demande VR SETUP CONFIG 0xB7 de fournisseur voyez Demandes de fournisseur avec 1 byte dans les donn es prot gez repr senter quel FPGA configurer A est 0x01 B est 0x02 C est 0x03 3 Le circuit de configuration sur recevoir cette demande de fournisseur affirme le signal de PROG du FPGA choisi Ceci remet z ro le FPGA et d gage n importe quelles donn es de configuration qu il peut d j avoir Cette demande de fournisseur choisit galement le FPGA de sorte que l activit d autobus de SelectMap affecte seulement le FPGA choisi Transferts en masse lanc s apr s que cette commande au point final 2 soient interpr t es comme des transferts de SelectMap plut t que des transferts principaux d a
4. E d RER Je Bee E EE liu HAITI TETE E FEEEEEEEEEEEE EE EEG DH pe Kc 32 735 emm um t A H e ER deier G E t ke ITU 9 3 274 585 304 4 Figure 118 Sch ma m canique w Det 9 8 3 5 Les ttous de suppott sont partout Ceux ct sont fondus Les coureurs en m tal sont le long des deux bords du conseil Ceux ci sont pour les agrafes moulues de sonde au sol d oscilloscope Vous devriez galement manipuler le DN9200K10PCIEST par ses barres moulues pour aider emp cher des dommages d ESD au FPGAs Figure 119 Rep re moulu de rail 28 En t tes de Daughtercard Les possibilit s d expansion de carte de fille du DN9200K10PCIEST sont fournies par le de deux FCI M gohm Rangent des connecteurs de famille Il n est pas compatible avec 300 la goupille norme de MSA DUDU GAHI Figure 120 Rep re de carte de fille Chaque connecteur de daughtercard fournit 186 signaux plus 4 signaux d horloge son FPGA associ Les signaux peuvent tre employ s avec juste environ n importe quel arrangement dIOSTANDARD et peuvent tre employ s diff rentiel FPGA B Virtex 5 LX110 LX220 or LX330 FPGA A Virtex 5 LX110 LX220 or LX330 FF1760 FF1760 93 900 Mb s 900 Mb s 1 8V 2 5V 3 3V on top side of PCB DCA DCBB DCBT TCBY Figure 121 Sch
5. travers au c t inf rieur Le daughtercard standard de groupe de Dini DNMEG_OBS400 est compatible avec le DN9200K10PCIEST Les trous de support sont concus pour tre employ s avec 14mm les entretoises M3 Le groupe de Dini a le mat riel de support appropti disponible sur demande Entretoises M le Femelle partie 1789 Harwin R30 3001402 Mouser 855 R30 3001402 lt Entretoises m triques RoHS du SORTIL GE 5mmA F Harwin de M3 X 14mm Conforme Box 100 gt Grands crous ronds partie 1787 LMI HN4600300 M3 X 0 5mm Vis partie 1788 MPMS 003 0005 PH Digi clef H742 ND MACHINE pH M TRIQUE M3x5MM de VIS gt Avec cet arrangement de carte de centre plat fille il y a un d gagement limit de dimension de Z pour des composants de derri re sur la carte de fille Cette dimension est d termin e par la fille le choix de la pi ce que du concepteur de carte pour M gohm Rangent le r ceptacle GND DAUGHTER CARD 14mm GND SIG Figure 123 C t de carte de fille m canique Notez que les composants sur le dessus de la carte de fille et du visage de DN9200K10PCIEST dans des directions oppos es 28 1 1 1 DNMEG EXT Si vous avez besoin d encore plus de d gagement vertical entre le daughtercard et le DN9200K 10PCIEST ou devez installer deux daughtercards qui s y m lent les uns avec les autres m caniquement vous pouvez essa
6. Daughter Card VCCIO Daughter Cards Figure 110 Diagramme de topologie de puissance de conseil La puissance maximum dessine sur chacun de ces rails est donn e ci dessous 12V 25A T1 0VA 15A 1 0VB 15A 2 5V 20A 3 3V 6A 5 0V 9A VDIMM_A 2A VDIMM_B 2A 12V_S 0 2A T0 9VA 0 2A 0 9VB 0 2A 25 1 Puissance 12V Le rail 12V est utilis pour produire de la plupart des autres tensions sur le conseil Les seuls endroits ou 12V est employ directement sont les daughtercards Au dessous de est une liste de l aspiration de puissance maximum de chacune des charges 12V sur le DN9200K10PCIEST Courant Rail maximum Utilisations courant 12V 1 0V A 25 Puissance interne de FPGA 5 1 0V B 25 Puissance interne de FPGA 5 1 8V 4 DIMM B 1 DIMM A 1 2 5V 9 3 spartiates 1 2V 4 5 FPGA E S Puissance aux de FPGA Daughtercards 10 10 TOTAL 25 5 Toute l alimentation lectrique possible du DN9200K10PCIEST est 10A sur 12V 127W Plus typique chaque FPGA emploierait seulement 10A et les daughtercards emploieraient peu ou pas de puissance sur 12V Dans ces conditions l alimentation 12V lectrique est seulement 4A 20W Dans ces conditions l utilisation dans un support de serveur fonctionnerait 25 2 Puissance 3 3V 3 3V est employ par le DN9200K10PCIEST pour assurer le r seau de distribution d horloge la logique de configuration contr leur micro et 3 FPGA spartiates et la puissance de daughtercard L alimentati
7. 9 3 Si lt point final expr s de PCI de Plein Fonction moins que vous ayez besoin de la logique expr s de PCI de prototype et d essai nous recommandons que vous utilisation juste notre point final expr s fourni de PCI avez mordu le dossier Le dossier fourni de peu contient une ex cution grande vitesse du macro dur expr s de PCI de Xilinx ajoute un moteur grande vitesse de DMA une signalisation FPGA lanc e des instruments E S grande vitesse entre FPGAs A et un Q n importe quelle fr quence permet PCI la commande expr s des fonctions de conseil telles que des arrangements de configuration et d horloge et vient avec un conducteur fonctionnant de Windows et de Linux Il vous sauvera un mois approximatif d homme de travail et d criture et d examiner enti rement une ex cution faite sur commande d un point final expr s de PCI SR FPGA Q PCIE PCLK OQ Driver PCIE IH D 63 0 Provided PCIE I EOF L er E PCIE IH VALID 2 5 Gbs Le PCIE_III_CHAN 2 0 GTP E E IT UU PCIE_IH_INFO 2 0 Embedded 250Mhz User clock pcie n repo PCI Express FI o A PCIE OUT ALMOST FULL MAC PCIE OUT D 63 0 PCIE OUT SOF PCIE OUT EOF c PCIE OUT VALID Xilinx BARS B U PCIE OUT CHAH 2 0 BAR4 7 250Mhz ser clock PCIE OUT IHFO 1 0 Block pap j FI Wrapper BAR 7 BAR1 PCIE Ill ALMOST FULL BARO DMA ontroller Q a v PCIE OUT TC 1 0 O a v MASTER C Post Signals To Configuration FPG
8. FPGAB TDO FPGAA TDI 87832 1420 2mm CON14A Figure 75 Circuit de FPGA JTAG m D H Figure 76 Rep re de FPGA JTAG W e o mu o Figure 77 Sch ma fonctionnel de FPGA JTAG Notez que le signal lt TDO sur l en t te et dans le sch ma se rapporte au port de TDO gt du FPGA pas le connecteur L ordre de la chaine de FPGA JTAG est FPGA A gt FPGA b gt FPGA Q Il n y a aucun autre composant dans la chaine Si vous receviez votre conseil avec moins de deux FPGAs install alors la chaine sera plus courte La tension de la cha ne de JTAG est fixe 2 5V et ne peut pas changer on permet la Chaud prise sur cet en t te L en t te est une goupille de 2mm rang e duelle de grille avec la monture et la clef de polarisation 13 1 1 Dispositifs compatibles de configuration L en t te de JTAG est con u pour fonctionner avec le c ble d USB de plateforme de Xilinx La cha ne de JTAG est examin e la fabrication en utilisant un c ble d USB de plateforme 12 m gahertz Le proc d d installation de conducteur pour le c ble d USB de plateforme est relativement difficile pour un dispositif d USB Suivez les instructions soigneusement Afin de r aliser la configuration grande vitesse en utilisant un c ble parallele d IV vous devez permettre au mode d ECP sur votre port parall le C est probablement un BIOS pla ant sur votre ordinateur 13 1 2 ChipScope Afin d utiliser des outils
9. Placez l adresse courante de MainBus 0x18000000 Envoyez un transfert en masse DEHORS demandent au point final 2 de la longueur 5 bytes 0x00 0x00 0x00 0x00 0x18 Exemple crivez les donn es OxFFOOFFAA l adresse courante de MainBus Envoyez un transfert en masse DEHORS demandent au point final 2 de la longueur 5 bytes 0x01 OxAA OxFF 0x00 OxFF Si on envoie un ordre qui ne commence pas par une code op ration connue ou les donn es apr s est d une longueur inattendue MainBus et ou USB accrocheront Apr s que chaque mot contenant des donn es soit envoy l adresse courante sur de MainBus des incr ments automatiquement la prochaine adresse Ce comportement peut tre handicap Pour demander une op ration lecture d autobus principal le contr leur d USB envoie un volume d USB crivent EP2 pour placer le registre d adresse comme d crit dans le paragraphe ci dessus Puis le contr leur d USB envoie un volume lu EP6 point final 6 avec l ensemble de champ de TAILLE de demande en vrac d USB au nombre de bytes demand s Le nombre de bytes demand s doit tre divisible pat 4 Apr s que le volume lu soit complet le registre d adresse est incr ment par SIZE 4 Avant de mettre en marche un USB lu en utilisant un transfert en masse vous devez dire au DN9200K10PCIEST combien de bytes vont tre lus en employant la demande de fournisseur de VR SET EPGTC 0xBB d crite dans Demandes de fournisseur sec
10. RS232 Goupilles d en t te de dixi me pouce 3 2LVDS Cette conception de r f rence est une ex cution de la note 705 de Xilinx APP Il r alise 900 Mt sec par paire de LVDS entre FPGAs la vitesse maximum possible en utilisant cette m thode D autres m thodes peuvent am liorer la largeur de bande au del de cette limite La conception fournit des registres de MainBus pour laisser compter taux d erreurs sur les bits de chaque banque de 40 bornes d interconnexion 3 3 Rapide simple Cette conception de r f rence permet la caract risation de FPGA FPGA l interconnexion en utilisant des m thodes synchrones standard d E S entre FPGAs Des registres principaux d autobus sont fournis pour permettre la surveillance des JUJUBES de chaque banque de 40 bornes d interconnexion 3 4 Interconnexion V5 Cette conception de r f rence ne pourrait pas tre fournie 3 5 Ethernet Cette conception de r f rence est un essai de mat riel de l interface d Ethernet Il ne peut fournir 3 6 En t te Cette conception de r f rence est un essai de mat riel de l interface d en t te Il exige d un montage d essai de fonctionner correctement Il ne peut fournir 4 Employer la conception de r f rence 4 1 Carte m moire de conception de r f rence Chaque conception de r f rence emploie l interface de MainBus pour assurer le statut et les commandes La carte m moire suivante est employ e Ces registres sont accessibles en utilis
11. de lien avec une largeur de ruelle n goci e par 4x Le Link8 LED sera seulement en activit quand le PCI LED expr s communique sans erreur un associ de lien avec une largeur de ruelle n goci e par 8x Quand le PCI LED expr s a n goci un lien 2x le lien 1 et Link8 s allumera Comment tes vous parvenu lier en mode 2x Envoyez vos anecdotes int ressantes support a dinigroup com Le LOS LED s allumera quand il n y a aucun r cepteur d tect sur la ruelle 0 ou quand une autre chose ne fonctionne pas La GEN 2 s allumera si la conception a li 5 0 Gbs 9 3 8 2 L espace de BARRE 9 3 8 3 DMA FPGA lanc Le contr leur DMA Est capable de publier des transactions expr s de PCI lanc es du FPGA A Le module d interface de FPGA n a pas cette interface expos e l heure actuelle Demandez nous comment faites ceci 9 3 9 Interface de centre serveur logiciel Le logiciel d exemple capable de configurer FPGAs communiquant au dessus de MainBus et de transferts de DMA FPGA A est fourni AETest Vous pouvez souhaiter copier ce code et l employer comme point de d part Pour communiquer avec le DN9200K 10PCIEST vous devrez trouver le dispositif sur l autobus de PCIe avec VendorID 17DF et DeviceID 71900 Le dispositif s enregistrera avec le logiciel d exploitation en tant que lt mulateur du groupe ASIC de Dini avec le PCI de Virtex 5 expr s personne charge d OS Notez que beaucoup de produits de
12. 8 MAT RIAUX FOURNIS 8 1 CONDITIONS DE SYSTEME 9 AVERTISSEMENTS 9 1 ESD 9 2 AUTRE 10 PR ALIMENTATION SUR DES INSTRUCTIONS 10 1 INSTALLEZLA M MOIRE FACULTATIVE 10 2 PR PAREZ LES DOSSIERS DE CONFIGURATION 10 3 INS REZ LA CARTE INSTANTAN E COMPACTE 10 4 INSTALLEZ DN9200K10PCIEST DANS L ORDINATEUR FACULTATIF 10 5 RELIEZ LE C BLE RS232 10 6 RELIEZ LE C BLE D USB 10 7 RELIEZ LE CABLE LECTRIQUE 10 8 CARTES DE FILLE 11 PUISSANCE SUR DES INSTRUCTIONS 11 1 R TROACTION RS232 FINI DE CONFIGURATION DE VUE 11 2 V RIFIEZLES LUMIERES DE STATUT DE LED D COUREZLE CONTR LEUR D USB 12 1 INSTALLATION DE CONDUCTEUR 12 2 FONCTIONNEMENT DU PROGRAMME DE CONTR LEUR D USB 12 21 _ Configurez un FPGA 12 2 2 Placezles fr quences de base 12 3 EX CUTEZ LES ESSAIS DE MAT RIEL 12 3 1 Fr quences de base 12 3 2 DDR2 12 3 3 D autres essais de mat riel 12 4 OBTENIR DES DONN ES ET DU FPGA 13 COUREZ AETEST WDM 13 1 1 Employez AETest 14 BALAYEZ LA CHA NE DE JTAG 14 1 PASSER CHAPITRE 3 LOGICIEL DE CONTR LEUR 1 CONTR LEUR D USB 1 1 FEN TRE PRINCIPALE Ai R g n rez le bouton Ld Neutralisez permettez l USB LEE Fen tre de notation 1 1 4 Graphique de conseil 1 2 OPTIONS DE MENU HER Menu de dossier I ditez le menu 12 3 Menu de configuration de FPGA 1 2 4 Conception de r f rence de FPGA 1 2 5 Autobus
13. Clear Log Figure 24 FPGAs de configuration Configurez montrera que un dialogue ouvert pour toi choisissait le dossier de peu que vous souhaitez employer avec le FPGA FPGA clair d gagera et remettra z ro le FPGA de sa configuration courante Modifiez FPGA configurera le FPGA avec quelque dossier de peu cela cet exemple du contr leur d USB employ pour configurer avec succ s que FPGA durent 1 2 Options de menu Les sections suivantes d crivent chaque option de menu et sa fonction 1 2 1 Menu de dossier Au sujet de Nombre de version de contr leur d USB d affichages avec d autres choses Commutez le dispositif Montre une liste de tout le groupe de Dini que les dispositifs d USB d tecte et permet l utilisateur de commuter le dispositif lt courant Le contr leur d USB se comportera comme si le dispositif courant gt est le seul produit joint d USB de groupe de Dini Sous quelques situations le contr leur d USB peut automatiquement commuter le dispositif quand le dispositif courant n est pas valide 1 2 2 ditez le menu Le menu d dition ex cute le de base ditent des commandes sur l ouverture de commande la moiti inf rieure de la fen tre d USBController Copy effacement choisissent tous 1 2 3 Menu de configuration de FPGA Le menu de configuration de FPGA a les options suivantes Configurez par l interm diaire de l USB individuel Cette option de menu te permet de configurer un FPGA
14. Il est quivalent choisir un FPGA en cliquant l dessus et en choisissant configurez sauf que cette option de menu montrera demander de dialogue quel FPGA configurer Avant que n importe quel FPGA soit configur dans le contr leur d USB un contr le de sant d esprit gt est ex cut Ceci lit l en t te hors du dossier binaire de peu et d termine si le dossier de peu est compatible avec le FPGA install sur le DN9200K 10PCIEST Il emp chera la configuration si le contr le de sant d esprit n est pas pass ce contr le peut tre handicap du menu des attangements information Configurez par l interm diaire de l USB employant le dossier Cette commande permet l utilisateur de configurer plus d un FPGA au dessus d USB la fois Pour employer cette option vous devez cr er un dossier d installation qui contient l information sur laquelle FPGA devrait tre configur et quels bitfiles devraient tre employ s pour chaque FPGA La syntaxe de ce dossier est semblable ou identique la syntaxe du CompactFlash main txt interface Des d tails sont trouv s du manuel de contr leur d USB sur le CD d utilisateur _Software_Applications de D USB N USBController N Doc N USBController Manual pdf Configurez par l interm diaire de CompactFlash Cette commande fait configurer le FPGAs bas sur les instructions dans le dossier de main txt sur la carte de CompactFlash Il causera galement les commandes et
15. La lecture de ce point final cause un cycle de CCLK sur l autobus de SelectMap du FPGA choisi Afin de lancer le par relecture vous devez envoyer une demande de fournisseur de mettre le point final dans le mode de par relecture et envoyez une demande de fournisseur qui lancera un ordre de SelectMap qui met l autobus de FPGA SelectMap dans le mode lu Les donn es sont retourn es du point final sont les donn es brutes de l autobus de SelectMap Afin de sembler n importe quel raisonnable de ces donn es toi doit fumier par les donn es et le match binaires il vers le haut avec relu masque liste d endroit de registre bitfile les dossiers qui ont t produits par le g n rateur de peu Notez en outre que les mille bits premiers sont ordure comme d crit dans le guide d utilisateur de configuration de Xilinx Virtex 5 Afin d obtenir l tat de registre les donn es du par relecture coulent vous devront mettre en application le module d ICAP dans votre Verilog Ceci pourrait signifier avoir une horloge command e avec un palier et un tat de d clenchement et un sort d autres choses que nous n avons pas pens es environ parce que personne ne semble s inqui ter du par relecture 4 7 Configurant le lt PCI gt FPGA expr s Pour configurer le fpga expr s de lt PCI gt galement d sign sous le nom de lt V5T gt de lt FPGA Q y de LX50T gt de lt maximum de lt FPGA de John lt malheur gt il y a plusieurs m
16. Le sch ma 8 Le sch ma 9 Rendement RS232 Le sch ma 10 LED Le sch ma 11 Magicien d installation de conducteur Le sch ma 12 Fen tre de contr leur d USB Le sch ma 13 Rendement de notation de contr leur d USB Le sch ma 14 Rendement de notation de contr leur d USB Le sch ma 15 cran d claboussure Le sch ma 16 Menu de force d AETest Le sch ma 17 Menu de m moire Le sch ma 18 En t tes de JTAG Le sch ma 19 l impact s est reli FPGA JTAG Le sch ma 20 Fen tre de force de contr leur d USB Le sch ma 21 R g n rez le bouton Le sch ma 22 Permettez le bouton d USB Le sch ma 23 Le contr leur d USB se plaint si le conseil n est pas d tect Le sch ma 24 FPGAs de configuration Le sch ma 25 cran d claboussure d AETest Le sch ma 26 Menu de force d AETest Le sch ma 27 Menu de PCI d AETest Le sch ma 28 Menu de m moire d AETest Le sch ma 29 Menu de essai d AETest Le sch ma 30 En t te de mise jour de progiciels Le sch ma 31 fen tre d impact Le sch ma 32 Commutez S2 Le sch ma 33 Mode de mise jour de progiciels de contr leur d USB Le sch ma 34 En t tes de JTAG Le sch ma 35 Sch ma fonctionnel de DN9200K10PCIEST Le sch ma 36 Sch ma fonctionnel de DN9200K10PCTE8T LX110 Le sch ma 37 Guide de choix de LX Le sch ma 38 Guide de choix de LXT EXT Le sch ma 39 Sch ma fonctionnel de section de config
17. MICTOR B31 L um DCBT1 MICTOR Bi4 9 10 MICTOR B30 MICTOR B13 11 MICTOR B12 4 13 MICTOR B11 15 MICTOR B10 17 MICTOR Do ICTOR Ge hi QR B VIO DCBTO MICTOR BE 25 T MICTOR D 27 MICTOR B4 29 MICTOR B3 31 MICTOR B2 33 MICTOR B1 35 MICTOR B 37 12 MICTOR B29 14 MICTOR B28 16 MICTOR B27 18 MICTOR B26 MICTOR B dh OR B24 L hu QR B 26 MICTOR B22 28 MICTOR 821 VIO_DCBT2 30 MICTOR B20 32 MICTOR Bio 34 MICTOR Bis 36 MICTOR Bi 38 MICTOR B16 39 40 41 2 67004 2 K CONN_MICTOF38 Fieure 107 Circuit de Mictor B 24 3 MainBus Mictor Un deuxi me connecteur de Mictor sur le derri re du conseil est branch aux interfaces de MainBus et de SelectMap du DN9200K10PCIEST HTH Figure 108 Rep re de MainBus Mictor La plupart des signaux attach s au Mictor sont accessibles des les deux FPGAs sur le DN9200K10PCIEST Puisque ces signaux sont fortement charg s ce connecteur est moins appropri la signalisation grande vitesse Do Not Connect FPGA15_CS 1 3 PGAT4 CS CLK 48 MC 3 3 MICTOR_CLK E 5 5 5 CLK 6 g FPGA_RD WR 3 MB22 AD 9 Bis 8 FPGA M DONE MB21 AD 9 10 FPGA M CCLK MB20 AD 11 12 FPGA M PROG MB19 AD 13 ied MB35 DONE MB18 AD bs 18 MB34 RD MB17 AD id 19 MB33 WR MB16 AD Se Si MB32 ALE AP D7 21 22 MB31 AD SELECTMAP_D6 23 24 MB30 AD MAP D5 25 26 MB29 AD MAP D4 27 28 MB28 AD MAP D3 29 ER MB27 AD SELECTMAP D2 31 32 MB26 AD M
18. Quand dans la remise les restes spartiates de la configuration FPGA configur s mais toute les logique dans le dispositif sont se sont d gag s Appuyant sur le bouton lt de REMISE DURE gt S1 a plac pr s du connecteur de puissance d ATX peut d clencher la remise de puissance Cette remise ne peut pas tre d clench e au dessus du PCI expr s ou de l USB Il est galement d clench avec une ou plusieurs tensions la chute de conseil ci dessous ou au dessus d un certain seuil Ces seuils sont donn s ci dessous Tension Minute Maximum 1 0V a 0 94V 1 1V 1 0V b 0 94V 1 1V 1 8V 1 67V 3 8V 33V 2 7V 3 8V 5 0V 4 0V 5 6V 12V E 2 5V 2 25V 2 7V Quand le conseil sort de la remise le contr leur micro passe par un processus d initialisation qui causera tous les arrangements courants d tre perdus y compris des arrangements d horloge En outre le circuit de configuration agita en tant que si le conseil a juste mis et a lu sous tension partir du dossier de main txt pour configurer FPGAs Quand la remise est d clench e elle demeure d clench e jusqu ce que 55us apr s tous les tats de d clenchement soient enlev s Ce comportement emp che l USB de se comporter d une telle mani re de neutraliser de mani re permanente l USB sur l ordinateur central 12 2 Remise d utilisateur Le circuit REMIS Z RO par UTILISATEUR est pr vu l usage de l utilisateur Quand cette remise est affirm e
19. e Ceci est facilement confondu avec le connecteur maintenant ancien lt de PUISSANCE AUX aussi goupille 6 et 4 et 6 la goupille raccordements de lt carte m re de serveur gt d EPS Le connecteur est verouill ainsi les connecteurs faux auront l ajustage de pr cision de difficult correctement dans le conseil Des garnitures sont assur es tels que le conseil peut tre actionn partir de la fente expr s de PCI si ce dispositif est d sir cependant cette op ration n est pas recommand e parce qu elle peut facilement surcharger la carte m re 25 7 Moniteurs de puissance Le DN9200K10PCIEST surveille les niveaux de tension sur le conseil pour les assurer est en dessous de tol rance S ils tombent hors de la tol rance au dessus ou au dessous de la tension le conseil crira un tat de remise Ces gammes de tol rance sont num r es ci dessous 10V 0 95 1 21 18V 1 65 3 00 25V 2 20 2 90 33V 2 89 4 00 50V 8 99 6 02 Les tensions suivantes ne sont pas surveill es 1 2V S VCCO B0 VCCO B1 VCCO B2 DIMM NIT DIMM VREF Quand une tension d alimentation d nergie tombe hors de la tol rance le conseil est mis dans la remise le signal de SYS RST est affirm et SYS RSTn LED rougeoie et une LED le long du c t droit du conseil s allumera pour indiquer quel rail de puissance a chou Les niveaux de tension sont mesur s avec un filtre lt constante de RC de p riode gt d envi
20. 2 alors la source de r seau de l horloge G2 devient FPGA A en utilisant le signal de lt FBACLK FR QUENCE DE Le MCU ajustera le synth tiseur d horloge produisant le BASE lt clockname gt clockname lt d horloge gt RE lt 2r gt lt nombre gt M gahertz AELK 44 commandes de Main txt Un dossier de main txt d exemple est donn ci dessous FPGA A fpga a bit FPGA B fpga b bit FPGA C fpga c bit FPGA D fpga d bit FPGA E fpga e bit FPGA F fpga f bit fr quence de base GO 200Mhz fr quence de base G1 250Mhz fr quence de base G2 200Mhz M me si vous ne projetez pas configurer votre Virtex 5 FPGAs en utilisant une carte de CompactFlash vous pouvez vouloir laisser une carte de CompactFlash dans la douille pour programmer automatiquement votre horloge globale Des horloges peuvent galement tre programm es en utilisant l application fournie d USB ou l exc dent l autobus expr s de PCI 4 5 2 Notes sans importance de mat riel de CompactFlash L interface instantan e compacte est chaud permutable Une activit LED DS148 situ c t de la fente instantan e compacte indique l activit sur cette interface En raison d une paille dans la conception de logiciel quelques cartes instantan es compactes peuvent tre incompatibles avec le DN9200K10PCIEST Svp contact support dinigroup com si vous trouvez une carte incompatible de sorte que nous puissions ajouter le software support pour lui
21. 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 03 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 205 206 207 208 209 210 211 212 213 214 215 216 217 DNO9200K10PCIEST 10 11 14 15 18 19 20 21 22 27 28 29 30 31 32 33 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 75 76 77 78 79 80 81 82 83 86 90 91 92 93 100 101 102 103 104 105 106 107 108 109 110 111 112 118 119 120 121 122 123 124 125 130 131 132 133 134 135 142 143 144 145 146 147 148 149 150 151 152 153 158 159 163 164 165 168 169 170 171 172 173 174 175 176 178 179 183 184 185 186 191 192 195 196 197 198 199 200 201 207 208 211 213 APER aue 10 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38
22. 5767004 2 2 5767004 2 2 5767004 2 67068 8000 84520102LF 84520102LF 84520102LF 2 641260 1 LTI SASF546 P26 X1 LTI SASF546 P26 X1 LTI SASF546 P26 X1 LTI SASF546 P26 X1 LTI SASF546 P26 X1 LTI SASF546 P26 X1 53856 5070 45558 0002 9456 0216LC PTS645SH50SMTRLFS PTS645SH50SMTRLFS 923345 01 C 923345 01 C Changez la tension de DIMM Changez la tension de DIMM 26 1 1 Commentaires Si vous avez un conseil avec moins de deux FPGAs install les connecteurs auxquels noter se relie un sera install du conseil pour emp cher la confusion et la col re 27 M canique Le DN9200K10PCIEST est plus grand que les sp cifications expr s de PCI laissent et ne sont pas garanties de s adapter dans chaque cas d ATX Il certainement ne s adaptera pas dans une cl ture de serveur de b ti de support Le d gagement vertical avec les ventilateurs install s et le connecteur de connecteur de puissance d ATX pas est 30mm les ventilateurs de Bas profil sont disponibles 14mm mais ils peuvent ne pas avoir assez d ex cution thermique pour des conceptions tr s puissance affam es 4 5 0 7 75 135 213 184 743 213 213 262 75 300 146 9 138 5 140 105 05 SSC i Brems 85 4 82 265 ad mmm m KC mi caa gt m me ig 5 9 spen
23. C est lt l adresse principale d autobus gt Tous les futurs transferts sur l autobus principal seraient cette adresse jusqu ce qu une nouvelle adresse soit verrouill e Sur un rhythme post rieur le maitre peut affirmer le signal de lt RD Une certaine heure apr s ceci moins de 200 rhythmes le FPGA devrait affirmer MB DONE pour un rhythme Sur ce cycle le ma tre spartiate enregistrera les donn es sur l autobus d NNONCE et cela sera les donn es lues Si MB DONE n est pas affirm alors un arr t sera enregistr et la transaction sera d command e Voici une transaction d inscription VIE USB_CLK SYS_CLK RD Spartan hd seen MB B4 WR Spartan MB 33 DONE FPGA MBB3D ADB1 0 Bi MB 312 ALE Spartan MB B2 0 to 200 Cycles Figure 97 L autobus principal impr cis crivent la synchronisation Quand le spartiate affirme le signal de lt WR le FPGA devrait enregistrer les donn es sur l autobus d ANNONCE Une certaine heure apr s ceci le FPGA devrait affirmer le signal de MB DONE Ceci permettra au spattiate de commencer plus de transactions Le FPGA peut retarder ceci pour jusqu 200 rhythmes avant qu un arr t soit enregistr et la transaction est d command e L autobus principal peut tre command du programme de contr leur d USB Lu et crivez les adresses simples ou to from classe il peut galement crire de la m
24. Chaque est marqu avec la tension qu il repr sente Normalement toutes ces LED sont teintes Si quelconque d entre ces LED s allument il y ont un probl me de puissance avec le conseil et vous devriez nous contacter Le probl me le plus commun qui causera ces LED la lumi re est un probl me avec l alimentation d nergie Plus sur cette mati re est plus tardif mais pour maintenant toi peut essayer un autre approvisionnement Remettez z ro la LED Quand le conseil est dans la remise pour n importe quelle raison y comptis la panne de courant ou appuyer sur le bouton de remise cette volont de LED rouge clair La LED est situ e au dessus de la banque des LED de panne de courant c t du bouton de REMISE de syst me gt Dans la plupart des situations une LED ROUGE sur le conseil indique une certaine sorte d chec et vous devtiez savoir pourquoi la LED est allum e Spartiate FAIT V rifiez le statut spartiate LED de FPGA situ pr s du FPGA spartiate Si cette LED n est pas BLEUE il y a un probl me s rieux avec le conseil Rien sur le conseil ne fonctionnera correctement est le spartiate n a pas configur pour quelque raison Une raison que cette LED pourrait tre teinte est qu une mise jour r cente de progiciels a chou Essai r installant les progiciels Utilisateur LED Quand la conception principale de r f rence de chaque FPGA est charg e le FPGAs clignotera leur jaune rouge vert le lt UTILISATEUR
25. D ALARME ET PEUT MAINTENANT TRE MODIFI 3 kokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokok Les FPGA actionnent aussi chaud que 120 C avant la fonte jectant l acide chaud sur votre main mais les temp ratures au dessus de 80 C op ration logique n est pas garanties Vous pouvez employer la temp rature pla ant dans l endroit d ISE et conduire l outil pour rendre des allocations de synchronisation pour actionner le FPGA out of range Si vous voulez neutraliser la limite de la temp rature sur le DN9200K10PCIEST vous pouvez faire cela qui emploie une option de menu dans l interface de la configuration RS232 Vous pouvez galement augmenter la temp rature maximale laiss e Sur des conceptions avec l E S pathologiquement bruyant il y a un effet significatif lt de rebond de la terre gt en FPGA et les sondes de temp rature peuvent avoir des erreurs aussi hautes que 30 C Pour corriger ceci vous pouvez Augmentez le seuil de la temp rature 100 C Ajustant la synchronisation dans ISE Ramenez la fr quence d E S en dessous de 150 m gahertz Suivez les limites de Xilinx SSO sur l IOS Employez LVDS E S 16 Chiffrage Batterie Le Virtex5 FPGA soutient le chiffrage de train binaire En utilisant le chiffrage le FPGA doit d coder le bitstream en utilisant une clef secr te qui est stock e dans une m moire persistante dans
26. DNDEV BAR READ U32 L amortisseur de rendement devrait contenir struct 1 excentrage uint32 barnum uint32 L amortisseur d entr e sera un uint32 simple L excentrage est un excentrage de byte de la BARRE indiqu e dans le barnum IOCTL DNDEV BAR WRITE U32 L amortisseur de rendement devrait contenir struct excentrage uint32 barnum uint32 donn es uint32 L o l excentrage est le byte d sir excentr de l endroit de BARRE le barnum est le nombre de la BARRE la laquelle vous souhaitez acc der et les donn es sont le mot de 32 bits que vous voudriez crire l excentrage donn 4 2 2 Crochets de conducteur de Linux Quand le module de gestion de p riph rique est charg les dispositifs appara tront sur le filesystem chez dev dndev Ouvrez employer de dispositif ouvert 0 Le conducteur met en application un hander pour la routine de mmap Par cons quent l espace de PCI d acc s vous avez besoin seulement au mmap du dossier l espace adresse d utilisateur Ioct d appel en utilisant le code de commande DNDEV 10C GETDEVICE Ceci renverra un objet donnant les teneurs des registres de base et des gardes foresti res de BARRE du dispositif En t appelant le mmap devez dire au dispositif quelle BARRE vous souhaitez tracer Ceci est fait en employant le champ excentr du mmap Quand le champ excentr est quelque part dans la page 0 BARO est trac Quand il est quelque part d
27. FPGA Reference Design Mainbus Settings Info Refresh Disable USB gt FPGA Com Ez Clear Log FPGA READ ADDRESS DATA 0x08000000 Oxff7d7d08 0x08000001 0x00010108 0x08000002 0x00020208 0x08000003 0x00030308 0x08000004 0x00040408 0x08000005 0x00050508 0x08000006 0x00060608 0x08000007 0x00070708 0x08000008 0x00080808 0x08000009 0x00090908 Figure 12 Fen tre de contr leur d USB Cette fen tre semblera montrante l tat actuel du DN9200K10PCIEST Si FPGA configur c t de chaque FPGA une lumi re bleue appara tra La fen tre montr e ci dessus devrait appara tre Si le programme montre une bo te de message qui indique lt dispositif n a pas trouv gt alors ou le conducteur n est pas install correctement ou l ordinateur ne voit pas le dispositif au dessus de l USB 5 2 1 Configurez un FPGA Quoique la conception de r f rence devrait d j tre charg e parce que vous avez fait installer une carte instantan e compacte quand le conseil mis sous tension configurons un FPGA au dessus d USB Pour d gager un FPGA de sa configuration droit cliquez sur un FPGA et choisir parmi le menu automatique lt FPGA clair La lumi re bleue au dessus du FPGA sur le conseil et le bleu virtuel LED au dessus du FPGA dans le GUI si tous les deux s teignent Pour modifier ce FPGA en utilisant le programme de contr leur d USB droit cliquez sur le FPGA et choisi configurez FPGA par l interm diaire de
28. INTERCONTYPE DDR2SIZE RWREG DDR2TAPCNTO DDR2TAPCNTI SODIMM SEL FAN TACH IS LX 330 SODIMM RANK SODIMM COL SODIMM ROW SODIMM BANK SODIMM CAS CLK COUNTER CLK COUNTER CLK COUNTER CLK COUNTER RCLK COUNTER MCLK COUNTER Registre Table des mati res Trac la m moire de DDR2 SODIMM Peu sup rieur de l adresse DDR2 m moire de MainBus l espace est plus petit que la plupart des DDR2 SODIMMs 0x05000142 Le nombre d adresses valides dans DDR2HTADDR Un code d identification Identifiait que la conception est charg 0x34561111 Interconnexion simple 0x34562222 Interconnexion LVDS 0x34563333 Interconnexion LVDS renvers s 0x34560000 Tout autre conception PCIe Ethernet etc Un code la commande comment la m moire DDR2 est cod e dans la m moire de MainBus Inscription lecture criture d raflure l essai Les arrangements courants de robinet gt des l ments dTODELAY dans les amortisseurs de DQ E S sur l interface DDR2 inf rieure bytes Les arrangements courants de robinet gt des l ments dTODELAY dans les amortisseurs de DQ E S sur l interface DDR2 haut bytes Cette gamme des adresses est r serv e pour la fabrication essais Daughtercards Ne fait rien sur le DN9200K10PCIE8T La valeur courante d entr e du tachym tre de ventilateur 0 ou 1 0x1 si le FPGA est un LX330 0x0 est lui n est pas Donn es lues de l interface de SODIMM IIC Contient le contenu de
29. LIP GC D13 4 O Si S l GONN_SMA GC D AN15 VRN04 LIGHTHORSE SASF546 P26 X1 L4P GC 4 Ur GO VRN 4 ANT Te 4 R1152 L5P GC 4 SA SIMI G d 1 CLK_SMA_Apr op CLK SMA Ap L5N GC 4 S 5 5 CLK SMA Anr W OR CLK SMA An L6P_GC_4 3 4 R1153 L6N_GC_4 1 L8P CC GC 4 2 L8N_CC_GC_4 L9P CC GC 4 VCCO 4 L9N CC GC 4 VCCO 4 CONN SMA U1 4 LIGHTHORSE SASF546 P26 X1 XC5VLX830FF1760 Figure 56 Circuit de SMA Figure 57 Rep re de SMA Ces raccordements C C sont coupl s signifiant que l utilisateur doit s assurer que les niveaux re us sur cette entr e sont dans les limites du dispositif Virtex 5 pour emp cher des dommages la pi ce Cette paire de connecteurs de SMA peut galement tre utilis e comme sorties en tant qu entr es assym triques ou pour des signaux de non horloge DCI est permis sur ces entr es Vous pouvez employer SSTL2 II DCI en tant qu entr es extr mit termin es 5 8 Notes d utilisation d horloge Les sections suivantes donnent des conseils pour la conception de r seau r ussie d horloge 5 8 1 R alisation de z ro horloge dehors Beaucoup de morceaux grande vitesse sont concus pour avoir une condition en temps de ptise z ro sur leurs entr es Cette convention est commode parce qu il signifie que la synchronisation optimale de rendement est toujours o un bord d horloge qu elle a align parfaitement avec les donn es Dans le FPGA il y a deux mani res faciles
30. Linux qui soutient la biblioth que d usbdevfs Un dossier de marque est fourni mais vous devez un commentez une des lignes suivantes d finir que le logiciel d exploitation vous courent Dans Windows vous devriez courir le nmake ZDESTOS WIN WDM ZDESTOS LINUX ZDESTOS SOLARIS Coutez le nmake sut des fen tres et le faites sur le linux 3 1 1 Compilation du conducteur La compilation du conducteur sur des fen tres exige le kit de d veloppement de conducteur de fen tres Un manuscrit lt Makeit bat gt peut tre couru de dans l environnement de construction des fen tres DDK La plupart des personnes n ont pas besoin de compiler le conducteur dans les fen tres parce que cela fonctionne d j Dans Linux le conducteur doit tre compil moins que vous vous av riez justement employer la m me architecture et la version d OS que le n tre quand nous l avons compil e 3 2Fonctionnalit Toute la communication au conseil employant ce programme est PCI fini expr s De cette facon la fonctionnalit de base du PCI expr s est examin e Le programme utilitaire d AETEST contient les essais suivants PCI fini d acc s de DMA et de BARRE expr s en utilisant de lt point final expr s de PCI pleine fonction maintenant la conception avec DMATM pour LXT Essai de la m moire DDR2 Essai instantan AETEST procure galement l utilisateur suivants Identifiez le DN9200K10PCIEST Identification de fournisseur e
31. MainRef Notez que c est la m me source que la conception principale de r f rence Pour compiler la conception pour LVDS define des rapports dans le code de Verilog doivent tre ajout s ou enlev s L utilit de make bar d crite dans la section lt compilant de r f rence conception gt automatiquement ajoute et enl ve ces directives Les bitfiles pr compil s pour cette conception sont localis s Reference Designs de D FPGA N Programming Files N DN9200K10PCIE8T LVDSIntercon V 6 2 Employer la conception L interface de MainBus de la conception est non document e L IOS dans la conception de r f rence de LVDS sont synchronis s l aide de l horloge G0 Un arrangement d horloge de 300 m gahertz sur G0 a comme cons quence la transmission de donn es de FPGA FPGA de 600 mis bande par paire de signal L horloge G2 est exig e pour tre de 200 m gahertz ou IDELAY ne calibrera pas correctement et l ex cution sera d grad e 6 3 Ex cuter l essai Dans le programme de contr leur d USB choisissez l essai d OneShot d atrangements De la zone de dialogue v rifiez la boite d essai d interconnexion Le programme chargera automatiquement les dossiers de peu r glera les horloges et ex cutera l essai 6 4 D tails d ex cution La plupart du temps la conception de LVDS suit la note d application de Xilinx 6 4 1 Alignement de ruelle La note d application de Xilinx tient compte seulement des alignements de pe
32. OxFFFFFFFF il pourrait indiquer un chec C est le r sultat retourn au logiciel quand un arr t de mat riel se produit sur le PCI ou le PCI expr s Il est acceptable d acc der au DN9200K10PCIES8T de l USB et du PCIe en m me temps L exclusivit mutuelle de tous les dispositifs n est pas men e bonne fin mais c est un pati s r qui si vous employez le dispositif de lt MainBus gt de PCIe et d USB simultan ment le conseil fera quelque chose autre que le travail correctement 7 Balayez le JTAG chaine Si vous souhaitez vous pouvez programmer le FPGAs en utilisant leur interface de JTAG Reliez un c ble d USB de plateforme de Xilinx dans le port de FPGA JTAG J5 et ouvrez le programme d impact qui est install avec Xilinx ISE 10 2 Figure 18 En t tes de JTAG Quand vous reliez le c ble d USB de plateforme pendant la premi re fois Windows installera automatiquement un conducteur trois fois dans une rang e comme un perroquet retard Le programme lt balaye la cha ne gt pour auto detect le type et le nombre de FPGAs install s sur votre conseil et pour les montrer sur l cran Le bon clic sur un FPGA et choisissent choisissent le dossier de configuration Passez en revue aux dossiers de peu fournis sur le CD d utilisateur Par exemple _Reference Designs de D FPGA Programming Files N DN9200K10PCIEST N MainTest N LX330 N fpga_A bit Ce port de JTAG devrait galement tre employ pour des produit
33. Virtex 5 est capable de variable retardent l entr e ou le rendement l aide des modules int gr s dIDELAY ou d ODELAY Un signal retardent le rapport est disponible ici Afin de simuler un longueur match toi peut instantiate un IDELAY et un l ment d ODELAY sur chaque E S et ajouter un robinet retardez chaque E S Nom de signal L additif retardent la picoseconde Valeur quivalente de ROBINET CLK_DCA_0 525 CLK_DCA 1 600 DCA1P06 160 7 DCA1P10 182 7 DCA1P26 200 6 DCA1P14 DCA0P24 DCA2P27 DCA1P18_C DCA0P20_C DCA1P22 C DCA2P06 DCA0P04 DCA1P25 DCA0P08 DCA2P25 DCA2P10 DCA1P17 DCAO0P30 DCA1P21 DCA2P18 DCAOP03 DCA2P22 DCA2P21 DCAOP19 DCAOP18 DCAOP07 DCA1P31 DCA1P13 DCAOP11 DCA2P12 DCAOP23 DCA1P08 DCAOP22 DCA2P31 DCA1P16 DCA1P05 DCA0P16_C DCA2P11 DCA1P29 DCA2P26 DCA0P21 DCA1P12 DCA2P13 C DCAOP09 DCA2P05 DCAOP25 DCA2P30 DCA2P28 DCA2P03 DCA1P07 DCAO0P14 DCAO0P17 C DCA2P29 DCA2P09 DCA2P14 DCA1P27 DCA2P17 C DCA1P09 200 201 201 209 210 211 216 218 220 221 224 227 230 232 234 235 237 239 240 241 242 245 247 247 249 253 255 257 263 265 270 273 275 277 279 281 281 283 289 295 295 298 300 302 303 304 309 310 310 311 315 318 320 321 O1 O1 O1 O1 mn QA Dn mn mn mn mn mn mn QA QA Dn QA Q mn mn QA Dn mn mn CGN Ch Ch Ch Ch Ch Ch Ch CN CN GN Ch CN RAR CN Ch CN Ch Ch CN CN CN Ch C A DCA1P03 333 DCA2P04 346 DCA2P08 346 DCA1P1
34. acc s la configuration s enregistre sut le conseil Ceux ci sont principalement exig s pour les hotloges de configuration Une pleine liste de ces derniers est donn e dans la section de configuration Pour crire un registre de configuration employez la demande de fournisseur de VR MEMORY MAPPED La direction est DEHORS Le champ de lt valeur gt est l adresse que vous souhaitez crire exemple OxDF39 le registre principal d autobus de neutralisation Le champ de taille devrait tre 1 L amortisseur devrait contenir un byte simple contenant le byte ctire au registre de configuration Tous les registres de configuration sont d un byte 7 2 Acces principaux d autobus La seule mani re d obtenir des donn es d utilisateur et du FPGA est d employer l interface de bus principale Pour mettre en application un MainBus slave sur votre FPGA voyez la section principale d autobus dans le chapitre de mat riel Pour demander une interface de bus principale crivez la transaction le contr leur d USB que le programme envoie un volume d USB crivent EP2 point final 2 Le premier byte contient une code op ration 0x00 ou 0x01 d terminant si les 4 prochains bytes contiennent une adresse ou des informations Si ce byte est un 0x00 les 4 prochains bytes dans le transfert en masse sont stock s dans un registre d adresse Toutes les donn es transf r es et de l autobus principal sont LSB d abord Exemple
35. centre serveur permettant au moteur de DMA de suivre des chaines d parpillement rassemblement Les crochets de conducteur pour ceci n ont pas t crits encore quand j ai crit ceci Vous pourriez devoir r clamer une mise jour 9 3 3 2 Grands amortisseurs En grand mode d amortisseurs la liste de segment est fixe et se dirige un anneau des amortisseurs dans l espace m moire pr affect et verrouill de conducteur L utilisateur a unsynchronized les fonctions d acc s qui laissent copier et de ces amortisseuts fixes Les moteurs de DMA font une boucle autour des amortisseurs fixes accomplissant constamment DMA sur les amortisseurs L utilisateur a acc s aux commandes qui s teignent dessus et DMA si non utilisables L utilisation d exemple de ce code est fournie dans le programme d AETEST dans le dossier pcie_functions cpp 9 3 4 Mode signal par DMA Le mode signal permet au FPGA A de lancer des transactions de DMA et de l espace m moire de centre serveur Ce mode est possible en utilisant le point final de la plein fonction DMA de groupe de Dini mais n est pas permis dans le module d interface utilisateur d au manque d int r t Contactez nous pour obtenir l acc s au mode signal 9 3 5 DMA Autobus principal L autobus principal est d j joli rapide 100MB s cependant si vous vraiment plus autobus principal d exc dent alors nous pouvez te dire que comment faites DMA sur l autobus principal Vous pourrie
36. correct de phase entre le signal CLK_ ETH125 et le signal de RXCLK et faire un changement synchrone de domaine Nous faisons l ancien parce qu il est tr s facile mettre RGMII dans un amortisseur lastique Tous les signaux sur RGMII biaiser sont assortis sur le conseil en dedans 100ps FPGA DCM est en mode syst me synchrone sans l ajustement de phase Le plus mauvais horloge dehors 3 37 Le plus mauvais temps d installation 0 097 Le plus mauvais temps de prise 0 21 PHY horloge mesur e la goupille de PHY horloge dehors 2ns Installation 2ns valide 1 2ns 21 2 Registres de configuration Afin de lire et crire des registres sur le Vitesse pi ce vous doivent mettre en application un contr leur de MDIO Vous devrez probablement regarder le datasheet de Vitesse pour voir o les endroits de registre sont et des synchronisations d E S etc Cette tape est probablement exig e parce que ne pas tre les arrangements de registre de d faut peuvent ou peuvent ce que vous voulez Si vous ne mettez pas en application l interface de MDIO alors les arrangements de d faut sont employ s pour le dispositif Ceci inclut les arrangements qui sont indiqu s par les entr es multiniveaux reli es aux r sistances Les options de CMODE de l Ethernet PHYs a t plac es comme suit CMODEO 0100 r sistance de 8 25 kQ CMODEI 0000 0 r sistances de Q CMODE2 0001 r sistance de 2 2 KQ CMODE3 0000 0 r sistances
37. d tudiants gt et ouvrez le dossier fourni de bit Il demandera ce qu est le dispositif de cible et c est un flash de SPI du type AT42DB642D Double cliquez alors se produisent Pour produire d un bes classez partir d un dossier de support de consoles multiples Employez le promgen de programme de Xilinx promgen W sottil ge de p mcsfilename de r outputfilename d o Chapitre 4 Mat riel 1 Vue d ensemble g n rale La plateforme d mulation de DN9200K10PCIEST ASIC est optimis e pour fournir la quantit maximum d interconnexion entre le Virtex 5 FPGAs C est le panneau le plus prix r duit Virtex 5 FPGA qui a USB PCI expr s et qui est exactement 143mm grands Au dessous de est un sch ma fonctionnel du DN9200K10PCIEST DRAM SDR DORT DORZ DDR3 RLDRAM SRAM ASYNC BURST ZBL QDR PSRAM FLASH NOR NAND SERIAL 10 USB SDIO ATA TEST MICTOR IDC MICTOR DRAM SOR DORI DORZ DORI RLDRAM si RAM ASYNC BURST ZBL QDR PSRAM FLASH NOR NAND SERIAL 10 USB SDIO ATA TEST MICTOR IDC DDR2 SODIMM DDR2 SODIMM 4GB Max 4GB Max 250MHz RS232 Serial Port Microcontroller Temperatures L Board Tests L rar rime SS FPGA Configuration Status Spartan RS d n js not available for user Clock Frequency and Multiplexer Signals Control from USB PCI RS232 CompactFlash MOLOIIN LX110 LX220 or LX110 LX220 or LX330 LX330 FF1
38. d plac es en dehors de du bloc d E S 2 3 D tails d errata de mat riel Il n y a aucun erratum pout des pi ces de la production Virtex 5 non CES 2 4 Politique de mise niveau 2 4 1 volution au nouveau conseil 2 4 2 Ajouter FPGAs un DN9200K10PCIES8T Les prix ne sont pas co t prohibitifs Appel ou email sales Q dinigroup com pour une citation Notez qu il yaune limite physique au nombre de FPGAs qui peut tre ajout votre conseil parce que le conseil et le FPGAs ont un nombre limit de cycles de soudure permis 3Carte 3 1La trace retardent Le retarder de quelques signaux est donn du guide d utilisateur C est additif retardent c est dire il devrait s ajouter au horloge dehors au temps fourni par l outil de Xilinx pendant endroit et conduisent Par exemple si un signal fait retarder une trace de 0 5ns et hotloge dehors la p riode d un r sultat dans votre UCF est 3 4ns alors le signal ne sera pas un r sultat haut la goupille de r cepteur avant 3 9ns apr s le bord d horloge Ces nombres sont seulement valides si les sorties emploient une m thodologie correcte d E S habituellement exigeant les sorties de match imp dance DCT ou les r cepteurs termin s Tous les signaux sur le conseil sont assortis 500 La trace retarde sont seulement valide sur des signaux d une source simple avec un r cepteur simple 3 2 Qualit de signal Le bruit maximum possible sur n importe quel signal de l
39. d interface de PCle La conception de r f rence de PCIe est un exemple de la facon utiliser le module fourni de QL5064 module interface fourni 7 1 Dossiers fournis 7 2 Employer la conception Les RAM internes de bloc des cartes FPGA de conception de r f rence de PCIe POUR BARRER 1 BAR6G traversant de l interface de PCIe du FPGA et une RAM s par e de bloc au canal d acc s direct la m moire de l interface de PCIe Quand la conception a dedans charg dans le FPGA un ordinateur central peut indiquer et crire cet espace m moire pour v rifier l interface fonctionne Seulement 4 KBs de m moire sont trac s chaque BARRE quoique la taille de chaque BARRE soit plus grande La m moire de RAM de bloc s enveloppera 7 3 Ex cuter l essai La conception de r f rence de PCle est une conception de FPGA A only qui met en application l interface de QL Interface Module a d crit le document Reference Designs de D FPGA N DNOOK10PCI N PCIe interface N QL5064_ Interface Module pdf Cette conception met en application un acc s de cible de PCIe et l interface de DMA une RAM de bloc l int rieur de FPGA A Le code source est situ sur le CD Reference Designs de D FPGA V DN9200K10PCIEST N PCIe interface V Blockram Access AN soutce Les bitfiles de pr compilation pour votre conseil sont localis s Reference Designs de D FPGA N Programming Files N DN9200K10PCIES8T N PCIe Interface Dans cette conception
40. de Dini FPGA Reference Designs N Contient la source et le programme compil terrain communal V dossiers ming pour le DN9200K10 du groupe de Dini DN9200K10PCIEST Conception de r f rence de PCIe En outre description de conseil Programming Files N dossiers et mod les de simulation FPGA Reference Designs N terrain communal N Contient le code qui est employ par beaucoup de produits de groupe de Dini Quelques sous r pertoires peuvent ne pas tre applicables Cet annuaire doit tre dans le chemin d inclure de votre projet de Xilinx quand la compilation de la conception ou de elle de r f rence ne fonctionnera pas tr s bien FPGA Reference Designs N DN9200K10PCIEST N Contient le d tail de code DN9200K10PCIES8T Contient en outre diviser des mod les pour quelques outils de division automatiques FPGA Reference Designs N pcie fpga Contient l information et le code pour se connecter par interface au bitstream expr s fourni de point final de PCI pour FPGA Q PCIe Software Applications V AETest La source et les binaties pour le PCI fourni expriment le logiciel de centre serveur Sch mas N Rev 01 Contient une version de pdf du conseil sch ma Recherchez le pdf en utilisant la commande f Contient en outre un netlist d ASCII du conseil USB Software Applications V Contient la source et les binaries pour fourni conducteut V applications USB accueillies de contr leur AETEST USB USBController 5 2 Dinigroup
41. de communiquer FPGA FPGA travers l interface de daughtercard 28 2 4 1 Synchrone local DN9200K10PCIEST You Design We Design Daughter Card FPGA Meg Array Connector Figure 130 Gens du pays synchronisants de Daughtercard Le daughtercard produit d une horloge et la conduit au dessus du GCAp n ou les goupilles d horloge de GCBp n au centre serveur embarquent FPGA Le daughtercard conduit une horloge synchronis e la logique sur le daughtercard ajoutant 0 5ns retardent pour expliquer la trace retardent sur le DN9200K10PCIEST Le centre serveur FPGA emploiera un DCM z ro retardent dedans le mode et la logique sur le daughtercard devrait avoir un bas horloge dehors et des temps d installation ou employez un DCM Cette m thode a l inconv nient de permettre seulement l un FPGA attach au daughtercard pour employer cette fr quence Pour communiquer globalement travers le DN9200K 10PCIEST l utilisateur devrait passer les donn es travers des domaines d horloge ou ajoutez une autre couche de DCMs pour ajuster le biais de daughtercard sur le match le reste du conseil 28 2 4 2 Synchrone global Daughter Card DN9200K10PCIE8T You Design We Design FPGA Match Delay Meg Array Connector Figure 131 Synchroniser de carte de fille global La carte de fille produit d une horloge et la conduit au dessus des goupilles de GCCp n au panneau de centre serveur de DN9200K10PCIEST L ut
42. de conception les GARNITURES actionnent la carte le sch ma et le Gerbers pour quelques cartes de fille d exemple sont sur le site Web Si vous avez besoin d aide concevant un daughtercard nous serons heureux de passer en revue votre sch ma pour des erreurs Envoyez le Voici une liste totalement inachev e de substance que nous avons trouv e mal avec les daughtercards des personnes lesquels ils ont introduit Ils ont employ l empreinte de pas sch matique de symbole et de partie du base board en concevant un daughtercard de sorte que la goupille A1 reli e la goupille A40 et la goupille K1 se soit reli e K40 Ils fournissent une hotloge au GCC qui est assym trique Ils ne fournissent pas une tension VIO0 VIO1 et VIOZ Ils envoient une horloge au FPGA dans un E S standard et pas une goupille de GCLK Ils ont reli un rail de puissance 5V 12V ou 3 3V au daughtercard et un connecteur de puissance externe ou un r gulateur sur la carte de fille Le conseil de Dini n aime pas ceci du tout Ils ont employ les biscuits de graham et le beurre d arachide au lieu de FRA et de cuivre pour conomiser l argent Ils conduisent une horloge par le daughtercard au base board ou par le conseil bas la carte de fille sans biais de explication d horloge Les violations de temps de prise abondent 29 D pannage 29 1 Le conseil est mort Si le conseil ne r pond pas au dessus de l USB ou du PCI ex
43. de r aliser ceci 1 Produisez l horloge pour l interface externe d une bascule de DDR l aide de la m me horloge que les donn es de rendement 2 Employez une r troaction externe avec la phase additive z ro 5 8 2 Horloges d exp dition FPGA FPGA Cr er une fr quence dans un FPGA et l envoi de elle l autre FPGAs est tr s commun 34 2 Souvent une horloge doit tre dynamiquement s lectionnable entre deux sources ou soit tourn e marche arr t Ou peut tre vous devez faire une multiplication ou une division d une horloge ou vous voulez que votre syst me entier soit synchronis outre d un fr quence unique si par une interface seulement disponible un FPGA Dans ce cas ci vous avez besoin d bas biaisez la mani re d exp dier des horloges de FPGA FPGA Consid rez d abord svp des r seaux l aide de FBA et de FBB d horloge Est exactement ce pour ce que ces r seaux sont pr vus Il y a d autres m thodes disponibles cependant J ai num r certains d entre eux ici par ordre comment bon je pense de eux sont mais je suis s r qu il y a d autres 1 Employez les r seaux de FBA et de FBB 2 Employez le signal de FBA_INT pour commander la fr quence de l horloge G2 3 Conduisez l horloge sur un daughtercard et alimentez la de nouveau au r seau EXTO ou EXT1 Nous pouvons fournir un daughtercard de r alimentation si vous voulez 4 Employez un des r seaux globaux d horloge comme source de phase et
44. des acc s BAR2 les BAR3 les BARA les BARS et les deux canaux d acc s direct la m moire sont trac s pour s parer des RAM de bloc dans le FPGA Le peu sup rieur de l excentrage d adresse est ignor ainsi les boucles de RAM de bloc autour Pour employer cette conception voyez la section de PCIe du chapitre de mat riel 1 Compilation de la conception de r f rence Tout le code source pour la conception de r f rence est inclus sur le CD et peut tre employ librement pat des clients pour n importe quoi l gal La conception de r f rence de Main Test peut tre trouv e sur le CD d utilisateur ici Reference Designs de D FPGA N terrain communal N DDR2 N controller ver N ddr2 to mb N N DN9200K10PCIEST X MainTest source N Le module sup rieur est Reference Designs de D FPGA N DN9200K10PCIES8T N MainTest source N fpga v Ce module inclut toutes les autres sources exig es et s attend la structure d annuaire trouv e sur le CD 1 1 Le kit de d veloppement incorpor par Xilinx EDK Le DN9200K10PCIEST n emploie pas l EDK parce qu il n a aucun processeur incorpor 1 2 Xilinx ISE La version 10 1 paquet 1 de Xilinx ISE de service ou plus tard est exig e pour employer les conceptions de r f rence Des versions plus t t ne peuvent fonctionner mais tre soutenues Si vous utilisez un tiers outil de synth se vous pouvez cr er un nouveau fichier projet d ISE et ajouter le edf comme source P
45. donn es d utilisateur Pour des donn es d utilisateur l utilisateur doit employer l interface de MainBus FPGA B Mictor n est pas disponible DIMMs Ethernet m moire instantan e et MainBus ne sont pas affect s En outre vous devriez analyser votre conception pour d terminer si les ressources internes disponibles dans le LX110 et le LX220 sont suffisantes pour satisfaire vos besoins Le guide de choix de FPGA de Xilinx est imprim ci dessous s Logic Resources 110 592 155 648 221 184 331 776 Memory Resources 128 192 192 288 Clock Resources LOL 433 423 Ai as Figure 37 Guide de choix de LX 2 1 5 Options de FPGA Q PCI FPGA expres Par d faut un LX50T FPGA est install dans la position de FPGA Q fournissant une interface expres de PCI pour le conseil votre demande un FPGA diff rent peut tre install ici Une liste des options disponibles est donn e ci dessous XCSVLX30T XCSVLXSOT XCSVSX35T XC5VSX50T XC5VFX30T XC5VFX70T 4 800 5 120 11 200 Logic Resources Logic Cells 9 30 720 46 080 34816 52 224 32 168 71 680 wm am am n e o nm um Maximum Distributed RAM Kbits 320 480 520 780 380 820 Memory Resources Block RAM FIFO w ECC 36Kbits each 36 60 84 132 68 148 Total Block RAM Kbits 1 2 2 160 3 024 4 752 2 448 5 328 Digital Gock Managers DCM 4 12 4 12 4 12 Clock Resources Phase Locked Loop PLLYPMCD 2 6 2 6 2 6 DSP48E Slices 32 48 192 288 64 128 PowerPC 440 Processor Blocks
46. e pour l op ration est 12V Toutes autres tensions utilis es sur le conseil sont r gl es de cette soutce Le DN9200K10PCIES8T est con u pour fonctionner dans des environnements de chaud prise cependant la plupart des cartes m res ne sont pas chaud prise capable Ils ne coupent pas des signaux de la puissance 12V et 3 3V quand des raccordements physiques sont perdus Par cons quent une unit d extension chaude de prise sera exig e pour la prise chaude En plus nous ne savons pas comment de lt le point final expr s fourni de PCI pleine fonction maintenant avec DMATM se comportera ou le macro dur de point final expr s de PCI de Xilinx se comportera 9 1 2 PCI X Nous supposons que vous savez la diff rence entre PCIX et PCI expr s Ce conseil est con u pour clater dans des flammes une fois install dans une fente de PCIX 9 2 Interface de centre serveur m canique Le facteur de forme du DN9200K10PCIEST exc de le facteur permis de forme pour le PCI expr s dans la direction verticale Ceci signifie que vous devrez probablement concevoir la caisse pour votre syst me autour du DN9200K10PCIEST En plus le type caisses de beaucoup de ATX d ordinateur n adaptent pas le DN9200K10PCIEST dans la direction horizontale Si vous tes mati votre caisse et carte m re d ordinateur vous pouvez obtenir un de ces derniers http www adexelec com pciexp htm PEXS8LX Autrement obtenez juste un cas qui adapte le conseil
47. en SEX n RA Ce dossier ne devrait pas tre produit pour la plupart des utilisateurs S il est produit vous pouvez sans risque le supprimer moins que vous l aimiez Certains des arrangements qui peuvent tre stock s dans ce dossier sont les arrangements de choix d diteur de texte l endroit chemin des dossiers de programmation de conception de r f rence pour l un tirer essai et de permettre le menu de correction 2USB d AETest La ligne de commande programme de contr leur d USB s appelle le lt AETEST USB Il fournit un sous ensemble des dispositifs disponibles sur le contr leur d USB et est plateforme en travers Ce programme est un endroit commode commencer si vous allez crire un contr leur de la coutume E S pour l USB pour communiquer avec le DN9200K10PCIEST 3 Application expres de PCI AETest Le programme utilitaire d AETEST peut examiner et v rifier la fonctionnalit de la carte d mulation de logique de DN9200K10PCIES8T et fournit le transfert de donn es et de la conception d utilisateur Tout le code source d AETEST est inclus sur le CD ROM embarqu avec votre kit d mulation de logique de DN9200K10PCIE8T AETEST peut tre install sur une vari t de logiciels d exploitation incluant Windows 2000 XP Vista WDM de Windows linux 3 1 AETest usb de compilation AETest usb peut tre compil en utilisant le studio visuel 6 de Microsoft ou plus tatd ou sur n importe quelle version de
48. enlever cette r sistance si n cessaire 5 2 GO G1 horloges G2 Les horloges G0 G1 et G2 sont la ressource primaire d horloge pour votre conception de FPGA Chacune de ces hotloges peut tre r gl e un ventail de fr quences entre 0 125 m gahertz et 550 m gahertz Sur le sch ma ces signaux sont appel s CLE G p o est 0 1 ou 2 et est le nom du FPGA reli ce signal En plus la fr quence de r f rence de chacun du bidon sur option viennent d une source alternative G0 peut agir en tant qu une source d tape horloge command e par l interm diaire du PCI expr s ou de l USB G1 peut tre ferm clef GO G2 peut tre command de FPGA A Pour commander l horloge d tape crivez registre gt 0xDF23 au lt de configuration interface de registre en utilisant de PCI ou d USB configuration Pour commander la source de chaque horloge employez le contr leur d USB l option de sources d horloge gt dans le menu d arrangements ou employez la SOURCE commande sur CompactFlash Par d faut les sources alternatives pour ces horloges sont teintes Le registre de configuration qui place la source des horloges est l endroit OxDF16 0 mordu correspond GO le peu 1 correspond G1 et 2 mordus correspond G2 Pour changer la source en chronom tre crivez un 1 la position binaire correspondant au r seau d horloge Ecrivez alors un 1 au peu correspondant au r seau d horloge dans l
49. es dans la section de logiciel Le flash qui stocke l information de programmation spattiate de FPGA est rendu disponible par l interm diaire d un en t te de JTAG qui peut tre employ avec l impact de programme de Xilinx Le groupe de Dini ne recommande pas de ne faire aucune sorte de d veloppement sur ce FPGA parce que si vous ajoutez le code fait sur commande vous ne pourrez pas employer des mises jour de progiciels de groupe de Dini sans le fusionner avec votre code fait sur commande Spartan FPGA Config Data Figure 45 Chaine spartiate de JTAG de progiciels Il y a une cha ne de JTAG et l en t te J6 qui est reli au spartiate et elle est bal d tudiants de configuration Les instructions pour mettre jour les progiciels sont dans la section de logiciel de contr leur Le spartiate configure d un PROM de configuration de Xilinx Les initialisations de microcontr leur d un eprom IIC Il court alors le code additionnel outre d un dispositif instantan externe Le LXT FPGA configure d un flash externe de SPI 5 R seau d horloge Le conseil fournit un groupe d horloges qui vont aux les deux FPGAs sur des goupilles de CHROMATOGRAPHIE GAZEUSE sur le FPGA Ces horloges conviennent la communication synchrone entre le FPGAs Quand ce manuel se rapporte lt entr e d horloge d un FPGA il signifie la goupille de CHROMATOGRAPHIE GAZEUSE d crite dans le manuel d utilisateur Virtex 5 Ces goupilles
50. et en annonces sont valides pour tout le FPGAs embarqu sans se soucier de cat gorie de vitesse Ces nombres sont des caract risations et des conditions de fonctionnement minimum non garanties Par cons quent la condition pour des pi ces plus lev es de cat gorie de vitesse vient seulement des conditions de votre conception Avant que vous achetiez un conseil vous pourriez vouloir courir un endroit et un itin raire d essai sur la conception dans Xilinx ISE de sorte que vous puissiez voir comment facilement la synchronisation peut tre rencontr e dans un FPGA plus lent Pour FPGA Q le PCI FPGA expr s nous fournirons la pi ce de cat gorie de vitesse minimum pri e pour notre lt point final expr s de PCI de plein fonction maintenant conception fournie avec DMATM y Quelques interfaces peuvent fonctionner aux vitesses accrues au dessus et au del des ex cutions annonc es du groupe de Dini une fois utilis es avec 2 ou 3 exp dient des pi ces de cat gorie Xilinx annonce FPGA FPGA l ex cution d interconnexion jusqu l ex cution 1 2 gigahertz et DDR2 jusqu 667 m gahertz Nous n avons jamais essay 2 2 Employer l E S Vous devez employer l UCF fourni pour la contrainte de LOC de chaque goupille et de la norme correcte d E S 2 2 1 Synchronisation De toutes les interfaces d crites dans cette section la responsabilit de rencontrer la synchronisation d E S et de mettre en application correctement l interfa
51. faisant un daughtercard vous ne devez pas suivre cette restriction de taille 28 1 3 Insertion et d placement En raison des petites dimensions du syst me tr s grande vitesse de connecteur de rang e de m gohm des goupilles sur la prise et du r ceptacle des connecteurs de rang e de m gohm soyez tr s sensible En branchant dans une carte de fille veillez aligner la carte de fille d abord avant la pression sur le connecteur Soyez absolument certain que les petites et grandes clefs aux fins troites du m gohm rangent la ligne vers le haut AVANT D appliquer la pression de joindre les connecteurs L x A 4 Figure 126 tape 1 d installation de carte de fille Placez le vers le bas plat puis l enfoncez doucement Ec q Figure 127 Installez l tape 2 de carte de fille Joindre peut tre commenc partir de l une ou l autre extr mit Placez et match SA du connecteur 1 inscription de position triangle pour la fiche et la douille Des inscriptions sont situ es du long c t du logement l alignement approximatif est exig avant le connecteur joignant car la d viation d alignement gt de 0 8mm pourrait endommager des contacts de connecteur L alignement approximatif du connecteur est r alis en assortissant la petite fente d alignement de logement de prise avec la petite clef d alignement du logement de r ceptacle et la grande fente d alignement avec la grande clef d alignement Les deux logemen
52. groupe de Dini emploient cette identification de fournisseur et de dispositif ainsi diff rencier entre les conseils exige de toi de lire un minimum au type registre de conseil et au registre de num ro de s rie de conseil 9 3 9 1 Conducteur Le code source pour le conducteur de DN9200K10PCIE8T PCIe est fourni Windows XP Vista Binaries pour les fen tres de 32 bits les fen tres 64 bit Itanium et les fen tres 64 bit AMD Pentium sont fournis en tant que binaire Employez le directeur de mat riel de fen tres pour installer ces conducteuts La source est fournie mais ne devrait pas tre exig e par la plupart d entre toi Linux La source est donn e pour le conducteur de linux La compilation est probablement exig e Il est peu susceptible travailler les binaries fournis En outre la source est seulement examin e avec la derni re vetsion de Linux et peut ne pas tre compatible avec une version plus ancienne Vous compiler aura besoin du module de source de grain install sur votre ordinateur L ex cutable cr par la source est un module de grain qui est charg dynamiquement Un manuscrit de charge de module de grain est fourni DOS Sous le DOS seulement l acc s direct de dispositif est soutenu La version de DOS du programme d AETest n emploie pas un conducteur Vous devez donc figurer dehors comment configurer et acc der un dispositif sut le sous ensemble de PCI DMA n est pas soutenu Solaris Le condu
53. gt Pr sentez dans une des bo tes des textes le chemin votre CD d utilisateur o les dossiers de peu sont gard s Unselect DDR des options d essai de sorte que seulement l interconnexion soit examin e 2 1 3Interfaces DDR2 de essai Allumez le conseil et reliez le une machine de fen tres Pour examiner les interfaces DDR2 configurez un FPGA qui a une interface DDR2 avec la conception principale gt de r f rence Installez un DDR2 SODIMM sur la douille du FPGA Dans le contr leur d USB cliquez le bouton lt permettent d USB communication Puis placez les r seaux globaux d horloge aux fr quences suivantes G0 450 m gahertz G1 250 m gahertz G2 200 m gahertz La fr quence du r seau G1 d termine la fr quence DDR2 de l op ration partir du menu des lt atrangements information gt choisissez le lt essai DDR Dans la zone de dialogue choisissez le FPGA qui est configur L essai indiquera le PASSAGE ou ECHOUERA 2 1 4USB de essai L USB peut tre examin en ex cutant l essai DDR2 ou en configurant FPGAs au dessus d USB 2 1 5 Ethernet de essai Cet essai peut tre r alis par l utilisateur toutefois des dossiers de peu ne sont pas fournis Si vous suspectez un chec de mat riel vous devrez entrer en contact avec l appui technique 2 1 6 Connecteurs de essai de Daughtercard Cet essai exige un montage d essai et ne peut pas tre ex cut par l utilisateur 3Types de conceptio
54. l USB du menu automatique Le programme ouvrira une zone de dialogue pour que vous choisissiez le dossier de configuration pour employer pour la configuration Passez en revue au CD de l utilisateur fourni Reference Designs de D FPGA Programming Files N DN9200K10PCIEST N MainTest V LX330 N fpea_a bit gt Si vous configurez un dispositif LX220 ou LX110 vous devriez choisir un dossier de peu partir des annuaires LX220 ou LX110 la place Ne choisit pas le type correct de dossier de peu aura comme cons quence le programme de contr leur d USB pour vous avertir et le FPGA ne configurera pas Le programme rapportera le statut de la configuration quand il finit lt FAIT n a pas pass 1 gt FAIT gt se rapporte au signal FAIT de SelectMap qui est affirm par le FPGA quand il est correctement configur FAIT est s mantiquement le m me que est configur Si vous configurez FPGA B ou FPGA Q vous devriez choisir fpga_b bit ou fpga_q bit la place Si vous configurez le FPGA faux avec un bitfile destin un autre FPGA le FPGA r ussira pour configurer mais ne fonctionnera pas probablement correctement parce que le pinout sont diff rent pour chacun des six FPGAs Ceci n est pas recommand parce qu il pourrait mener transporter la controverse et la g n ration excessive de la chaleur Fait FPGA B s est d gag avec succ s FPGA A d gag avec succ s En faisant une sant d esprit v rifiez
55. l utilisateur E S sur n importe quel FPGA Il ne contient pas tous les filets sur le conseil Le sch ma est la seule ressoutce fournie qui d crit compl tement le conseil En se connectant par interface n importe quel dispositif ou connecteur sur le DN9200K 10PCIEST vous devriez employer le ucf fourni ou le netlist pour produire du pinout Le netlist est situ sur le CD d utilisateur D Schematics Rev _01 N DN9200K10PCIEST customer netlist txt Il est dans difficile emploient le format de lt wirelist qui est format de fixe colonne largeur Vous devrez probablement le mutiler dans l Excel pour faire n importe quelle utilisation de elle Rappelez vous que des signaux logiques peuvent tre repr sent s par les filets multiples sur le conseil par exemple un signal d hotloge qui a un condensateur de blocage de C C l dessus peuvent seulement appara tre dans le netlist comme raccordement quelques condensateurs balan ants inutiles mais ils ne sont pas ka L2N GC D8 4 r eee L4P GC 4 LIGHTHORSE SASF546 P26 X1 CONN SMA UT4 LIGHTHORSE SASF546 P26 X1 XC5VLX3DFF 1761 Figure 2 Un circuit sur le conseil L4P DCH L5P GC 4 o L5N GC 4 ue BE LEP GC 4 N L5N GC 4 Ut 4 XC5VAX330FF 1761 Figure 3 Comment ce circuit appara t sur le netlist de client 5 5 2 Conventions nomm es nettes Tous les filets de lt puissance gt commencent par a symbole ou terre Tous les signaux d hot
56. la norme 21 1 2 Synchronisation Le panneau est pr voir con u pour un mod le particulier d utilisation pour la synchronisation d E S Vitesse FPGA VSC8601 CLK_ETH125 MD Orise Ch Ofall 4 Delay Domain Tu EX Compensation Change uo f controner Figure 99 Synchronisation d Ethernet Le plan synchronisant ici suppose que vous courez en mode de gigabit Si en mode de 100 ou 10 millions de bits alors une autre chose pourrait tre exig e L interface exige une horloge de syst me de 125 m gahertz La pi ce fournit commod ment ceci le signal CLK_ETH125 Ce signal devrait tre employ pour conduire l interface de TX et le contr leur d IMPER Pour la synchronisation d interface de TX vous pouvez produire l horloge et les donn es avec z ro biais entre elles suivant les indications du diagramme ci dessus et placez le registre de compensation d horloge de TX dans la pi ce de Vitesse pour r pondre aux exigences d installation et en temps de prise Alternativement vous pouvez faire autre chose Afin de produire une horloge avec z ro biais des donn es vous utilisez une inscription du rendement DDR ODDR au Modem de botd se levant 1 et au bord en chute r gl 0 Pour la synchronisation d entr e vous pouvez synchroniser les signaux de donn es de RX outre du RXCLK et puis faites un changement asynchrone de domaine IMPER d Ethernet ou vous pouvez figurer dehors ce qu est l excentrage
57. le meilleur endroit pour rechercher l aide Un RS232 typique puissance sur la session est donn ci dessous VERSION DU GROUPE FLP EEPROM DE DINI Manquer d EPROM NOUVELLB Aucun c ble d USB d tect Rechargement du flash Svp attente Manquer de flash INITIALISATION D INSTANTAN DE Contr les de mat riel DN9200K10PCIEST CONTR LE G0 PASSAGE CONTR LE G1 PASSAGE Auto test de mat riel CONTR LE G2 PASSAGE FPGAs trouv UNBO Montre quels dossiers ont t trouv s sur la carte de Rajustement de CompactFlash FATT CompactFlash Dossiers de configuration sur la carte FPGA A EPGA A BIT FPGA B FPGA B BIT OPTIONS Niveau de message 2 SanityCheck SUR FPGA de configuration A selon main txt Jokeloleloleiololeieielek CONFIGURANT LE kkkkrkerbkerbkkk DE FPGA A Contr le de sant d esprit passage Propri t s de dossier de peu Nom FPGA ABIT Volume de fichier bytes 009806AB Partie 5vlx330fF1760 Date 2007 12 20 PASSAGE A DE CONFIGURATION FAIT FPGA de configuration B selon main txt Jokeloleloleiololeieielek CONFIGURANT LE kkkkkkerkirekkk DE EPGA B Contr le de sant d esprit passage Propri t s de dossier de peu Nom FPGA_B BIT Volume de fichier bytes 009806AB Partie 5vlx330ff1760 Date 2007 12 20 PASSAGE B DE CONFIGURATION FAIT OPTIONS Le niveau de message a plac 2 DC CON
58. ma fonctionnel de carte de fille Chaque fille que le raccordement d en t te de carte est arrang dans trois lt encaisse gt corr lant avec les banques de l E S sur le Virtex 5 FPGA Deux lt E S encaisse gt sur le Virtex 5 FPGA relient chacun la lt banque gt sur le connecteur de daughtercatd Ceci permet trois ensembles diff rents de conditions de tension ou de synchronisation d tre r uni sur une carte simple de fille simultan ment Chaque banque sur la carte de fille est 62 signaux Chaque banque sur un FPGA est 40 signaux D autres raccordements sur le syst me de connecteur de carte de fille incluent trois consacr s raccordements d horloge diff rentielle pour entrer les horloges globales d une source ext rieure raccordements de puissance puissance de la banque VCCO et un signal Reset prot g 28 1 Examen m dical de carte de fille Les connecteurs utilis s dans le syst me d expansion sont FCI M gohm Rangent 400 la goupille la prise 6mm la partie 84520 102 Ce connecteur est capable de pas moins 10 taux de transmission de Gbs en utilisant la signalisation de diff rentiel Deux en t tes d expansion de carte de fille sur le DN9200K10PCIEST sont situ s du c t inf rieur de la carte imprim e Ceci est fait pour liminer le besoin de r soudre des questions de d gagement de panneau conseil assumant les utilisations de carte de fille aucuns grands composants sur le derri re Un connecteur d e
59. nement est LVCMOS25 La tension d E S est 2 5V Le par relecture de SelectMap est possible sur le DN9200K 10PCIEST Ceci peut tre accompli au dessus de PCIe ou d USB Afin d accomplir le pat relecture au dessus de l USB une demande de fournisseur est envoy e pour choisir le lt mode de pat relecture gt sur un des points finaux d USB et d envoyer automatiquement un ordre des commandes de SelectMap au FPGA La m thode de configuration de Virtex 5 JTAG ne passe pas par le circuit de configuration Voyez la section d interface de JTAG pour des d tails ce sujet 4 3 PCI expres L acc s expr s de PCI au circuit de configuration est seulement disponible quand lt le point final expr s de PCI de plein fonction maintenant les dossiers fournis de peu avec DMATM y sont employ s dans FPGA Q Quand une conception d utilisateur ou la conception de PIPE est employ e les commandes dans cette section ne sont pas disponibles Dans la conception de lt plein fonction gt BAR0 est r serv pour des fonctions de configuration Dans la BARRE 0 des excentrages au dessous de 0x200 sont contenus dans les registres internes du point final et les excentrages au dessus de 0x200 repr sentent des registres dans le FPGA spartiate 4 3 1 Carte BARO BASSE Bar0 BAS sont des registres contenus dans le LXT FPGA L utilisation primaire est de commander des fonctions de DMA Le code l instrument DMA employant la conception est trouv dans l annuai
60. principal 1 2 6 Menu des arrangements information 1 2 7 Essai de production pe Service le menu 1 2 9 Menu de correction 1 3 DOSSIER D INI 2 __ USB D AETEST 3 APPLICATION EXPRES DE PCI AETEST 3 1 AETEST USB DE COMPILATION ERR Compilation du conducteur 3 2 FONCTIONNALIT 33 AETEST EONCTIONNANT 4 ROULEMENT DE VOTRE PROPRE LOGICIEL 4 1 USB 4 1 1 Windows XP Vista 4 1 2 Linux 42 PCIE 4 2 1 Crochets de conducteur de Windows 4 2 2 Crochets de conducteur de Linux 5 MISE JOUR DES PROGICIELS 5 1 OBTENTION DES MISES JOUR 5 2 MISE JOUR DES PROGICIELS PROM SPARTIATES 5 2 1 Employer le c ble de JTAG 3 2 2 Employer USBController 5 3 MISE JOUR DES PROGICIELS INSTANTAN S DE MCU 5 4 PROGICIELS EXPR S DE POINT FINAL DE PCI CHAPITRE 4 MAT RIEL 1 VUE D ENSEMBLE G N RALE 2 VIRTEX 5 FPGAS 2 1 BOURRAGE DES OPTIONS FEN Est ce qu ainsi je peux obtenir deux SX240s ET FPGA et B 245 Pi ces de CES 2 14 Petit FPGAs ET Options de FPGA Q PCI FPGA expr s 2 1 6 Cat gories de vitesse 22 EMPLOYERLE S 2 2 1 Synchronisation 222 D tails d errata de mat riel 2 3 D TAILS D ERRATA DE MAT RIEL 2 4 POLITIQUE DE MISE NIVEAU 2 4 1 Ajouter FPGAs un DN9200K IOPCIEST 3 CARTE A LA TRACE RETARDENT 3 2 QUALIT DE SIGNAL 4 SECTION DE CONFIGURATION 4 1 R TROACTIO
61. r seau de logiciel La mani re que nous l avons faite emploie la version de d monstration de Xilinx de leur IMPER de 10 100 et reli lui une pile courante de lwip de Microblaze Nous avons d crire converti entre GMII et RGMII qui est fondamentalement juste ajoutant une bascule de DDR 22EPROM Un petit EPROM 1 kO est attach FPGA A Ces dispositifs sont pr vus pour stocker des descriptions pour produire d une adresse unique d IMPER pour les interfaces d Ethernet Cependant l EPROM peut tre employ pour n importe quel but d fini pour l utilisateur exigeant la statique m moire intensive charge comme se rappeler votre nom et anniversaire L interface l EPROM est un IIC standard 1 8V L adresse IIC des dispositifs est 1010 000 binaires La fr quence d horloge maximum de l interface IIC est de 400 kilohertz 1 89 Fieure 101 Circuit EPROM 23Flash de SPI Pour les besoins de m moire non volatile un flash p riodique de la milieu densit SPI est fourni sur chaque FPGA 23 1Sur FPGAs A et B Le SPIa clignot sur FPGA A et B sont 16 mbs le num ro de la pi ce AT45DB161D Vous devriez regarder dans le datasheet pour la pr sente partie pour voir l interface d E S et les conditions de synchronisation Les signaux sont LVCMOS25 Les dispositifs instantan s ne peuvent pas tre utilis s pour la configuration seulement pour des donn es d utilisateur 2 5V FPGA
62. signal ou produisez net dont a mesur la tension est gal ce filet fond OV un Ces noms tous se rapportent un conducteur physique sur la carte garnitures se reliantes d ICs sur le conseil La terre est un filet sut le DN9200K10PCIEST Toutes les tensions indiqu s sont des excentrages en ce qui concerne ce filet Il peut galement se Ce sont des publications de Xilinx qui sont disponibles sur le Xilinx site Web ER C est le code que vous mettez dans un FPGA PCI expr s R vision expr s 2 0 de sp cifications de PCI Multiplexeur reg Byte de m ga par seconde 1 000 000 bytes Bytes de m ga 1 048 576 bytes E un iite Byte de Giga par seconde 1 000 000 000 bytes Mis bande Bit par seconde de m ga 1 0000 000 bits begiert Bit par seconde de Giga 1 000 000 000 bits RK Transferts de m ga par seconde M mes que le m gahertz moins qu il ne soit pas ambigu en ce qui concerne le contenu spectral de puissance aimez le m gahertz M gaherttz M gahertz lt Un million de fois par seconde gt 1 000 000 Bidon l un ou l autre au nombre de transactions par seconde ou la teneur spectrale de l horloge de synchronisation d un signal qui est moiti de taux de transfert DDERE usibus Double d bit Ceci se rapporte probablement une m moire sp cifique sp cifications d interface pour des drachmes Il peut galement se rapporter la pratique de c
63. signal FAIT Si la derni re adresse verrouill e par ALE n tait pas pour un FPGA donn elle devrait de trois tats le rendement Avant de tri noncer n importe quel signal avec tirez vers le haut ou r sistance d roulante il est dans de bons habitudes de conduire le signal la valeur de C C avant le tri nonc De sorte que r sultat d mulation de match de volont de simulation 21Ethernet Une interface d Ethernet est disponible FPGA A Il est fourni par un Ethernet PHY de tri mode de Vitesse VSC8601 Le connecteur RJ45 peut tre utilis pour se relier au raccordement d un r seau 10BaseT 100Base TX ou 1000Base T Ethernet r gulier Figure 98 Rep re d Ethernet Le dispositif VCS8601 ne contient pas un IMPER d Ethernet Le FPGA doit mettre en application une pile compl te de r seau pour se servir du raccordement d Ethernet http www opencotes otg ptojects cgi web ethernet tti mode ovetview 21 1 RGMII 4 l interface du bit GMII est la seule interface strictement exig e sur le dispositif de PHY Les EEPROM MDIO et d autres signaux sont seulement exig s si vous voulez mettre le PHY dans un mode qui n est pas d faut L adresse de SMI des signaux de MDC de MDIO est plac e 0000 21 1 1 l m lect La norme lectrique appropri e employer est LVDCI 25 En mode de Gigabit d faut l interface MII fonctionne 125MHz DDR Le signal CLK_ETH125 devrait employer le SST II 25 DCI signalant
64. tension sur DIMM A a chou DS14 DIMM_B ROUGE La tension sur DIMM B a chou DS15 2 5V ROUGE 2 5V a chou DS16 T3 32V ROUGE 3 3V a chou DS17 5 0V ROUGE 5 0V chou DS10 AVERTISSEZ DIMM A ROUGE La tension sur DIMM A n est pas 1 8V DS11 AVERTISSEZ DIMMB ROUGE La tension sur DIMM B n est pas 1 8V DS1 LA PUISSANCE AVERTISSENT ROUGE Vous n avez pas reli le cable lectrique DS18 SUR VERT Toujours o le conseil est en ligne DS20 REMISE DE SYST ME ROUGE Le conseil est coinc dans la remise Statut LED de configuration DS23 ERRCONFIG ROUGE Un FPGA n a pas configur DS24 ERRTEMP ROUGE Un FPGA a surchauff DS27 LOI DE MB JAUNE MainBus a l activit DS28 LOI D USB JAUNE MainBus a l activit au dessus de l USB DS90 LOI DE PCI JAUNE MainBus a l activit au dessus de PCIE DS89 CFACT JAUNE La carte de CompactFlash est lue DS30 DS31 SANSSIGNIFICATION ROUGE Vous mineuts l attendez DS32 DS33 DS35 DS36 SANS SIGNIFICATION VERT Vous mineurs l attendez DS37 DS38 DS88 FPGA Q LOL ROUGE Le synth tiseur d horloge de GTP a chou DS22 GO LOL ROUGE Le synth tiseur CLK_GO a chou DS25 G2 LOL ROUGE Le synth tiseur CLK G1 a chou DS29 G1 LOL ROUGE Le synth tiseur CLK_G2 a chou DS19 FAIT BLEU FPGA A est configur DS26 B FAIT BLEU FPGA B est configur DS34 SPARTAN_DONE BLEU Spartiate est configur toujours dessus DS87 Q FAIT BLEU FPGA Q est configur Statut expr s LED de PCI DS7 PCIE GEN JAUNE
65. thode de configuration de main txt La syntaxe de main txt est Adresse PRINCIPALE de l AUTOBUS lt 0x donn es lt 0x gt L o adresse et donn es sont les nombres hexad cimaux de 32 bits 8 chiffres Compte de cycle 1 0x109 1 0x105 1 0x1010 1 0x1015 1 0x10 1 0 lt x102 Comportement 20 3 1 mb target v Un dossier est condition que puisse tre employ comme a baisse dans l interface de cible de MainBus Il met en application galement l attribution de m moire conventionnelle entre FPGAs par l utilisation d un param tre au moment de la compilation Afin de changer l attribution de m moire conventionnelle vous devrez modifier mb target v 20 3 2 Carte m moire conventionnelle Par convention FPGAs sur l interface de bus principale sont assign s des plages d adresses Assigner des plages d adresses est exig parce que les signaux lt d originaire de FPGA gt MB DONB doivent tre conduits par seulement un FPGA la fois La convention que le groupe de Dini emploie est de r server les quatre bits sup rieurs dans l adresse car FPGA choisissez l adresse La plage d adresses sortil ge 0x00000000 0x0FFFFFFF est r serv pour FPGA A 0x10000000 Ox1FFFFFTF est r serv pour FPGA B et ainsi de suite L utilisateur n a pas besoin de suivre cette convention mais moins que vous ayez besoin vraiment d adresses de 32 bits nous recommandons de l employer Seulement un FPGA a la commande du
66. 1 346 DCA2P02 353 DCA2P20_C 354 DCA1P01 355 DCA0P15 373 DCA0P12 376 DCAO0P13 C 379 DCA1P23 381 DCA2P07 393 DCA1P30 393 DCA2P23 398 DCA2P01 398 DCA0P31 399 DCA0P10 400 DCA0P05 402 DCA0P29 408 DCA1P02 410 DCA1P19_C 412 DCA0P02 412 DCA2P16_C 413 DCA1P15_C 414 DCA0P01 415 DCA1P20 419 DCA1P24 422 DCA0P06 476 DCA0P26 486 DCA0P27 501 DCA2P15 509 DCA0P28 543 DCA1P04 561 DCA2P24 570 DCA2P19 638 DCA1P28 681 Nom de signal L additif retardent CLK_DCBB_0 575 CLK DCBB 1 450 DCBB1P02 144 DCBB2P04 158 DCBBI1P18 C 167 DCBB1P26 167 DCBB2P08 174 DCBB1P22_C 179 DCBB1P21 191 DCBB1P01 192 DCBB1P29 194 DCBB1P25 194 DCBB1P06 196 DCBB1P14 199 DCBB2P12 205 DCBB1P05 205 LS S ND ND SI L O O P Q Valeur quivalente de ROBINET Oo O0 O0 O0 O0 00 OO OO NO NO NO NO NO SO DCBB2P03 DCBB2P16_C DCBB1P28 DCBB0P18 DCBB0P30 DCBB2P11 DCBB2P28 DCBB2P27 DCBB0P17_C DCBB2P14 DCBB1P03 DCBB1P30 DCBB1P31 DCBB1P10 DCBBO0P22 DCBBOP21 DCBB1P09 DCBB1P13 DCBB1P12 DCBB1P04 DCBB1P07 DCBB2P30 DCBB2P15 DCBB2P24 DCBB2P29 DCBB1P11 DCBB2P22 DCBB2P31 DCBB1P27 DCBB2P23 DCBB2P20_C DCBB1P16 DCBB0P13_C DCBBOP09 DCBBOP10 DCBBOP25 DCBB2P26 DCBBOPO06 DCBB1P20 DCBBOP23 DCBBOP24 DCBB2P01 DCBB2P18 DCBB1P08 DCBB2P17_C DCBB1P17 DCBB2P25 DCBBOP15 DCBB2P02 DCBBOP20 C DCBBOP02 DCBBOP16 C DCBBOP28 DCBBO0P27 210 213 214 223 231 233 233 237 238 239 239 241
67. 139971 7618 7 9997 H 0 044100 m gahertz SOURCE G1 7 9185 499 7 9185 0 048000 m gahertz SOURCE G1 1 969 23 6 9699 0 050000 m gahertz SOURCE G1 3 STIS 199 3 11547 0 060000 m gahertz SOURCE G1 2 10777 319 2 10777 0 075000 m gahertz SOURCE G1 5 168383 7498 5 7015 0 076810 m gahertz SOURCE G1 5 5613 249 5 5613 0 096000 m gahertz SOURCE G1 1 969 23 6 4849 0 100000 m gahertz SOURCE G1 0 4041 79 4 4041 0 150000 m gahertz SOURCE G1 3 72667 2516 3 3927 0 176400 m gahertz SOURCE G1 4 3157 124 4 3157 0 192000 m gahertz SOURCE G1 7 1377 74 4 2755 0 220000 m gahertz SOURCE G1 3 13857 479 3 2131 0 325000 m gahertz SOURCE G1 d 1377 74 4 1377 0 440000 m gahertz SOURCE G1 3 13857 479 6 1065 0 455000 m gahertz SOURCE G1 7 1377 74 0 1377 0 880000 m gahertz SOURCE G1 4 15791 624 3 375 1 843199 m gahertz SOURCE G1 4 15791 624 3 281 2 457600 m gahertz SOURCE G1 4 47487 1874 3 211 H 3 276800 m gahertz SOURCE G1 5 7909 351 2 225 3 579545 m gahertz SOURCE G1 4 15791 624 3 187 3 686399 m gahertz SOURCE G1 T 2303 124 7 107 4 096000 m gahertz SOURCE G1 6 36307 1790 6 115 H 4 194304 m gahertz SOURCE G1 6 49867 2462 O 273 H 4 433617 m gahertz SOURCE G1 7 2303 124 7 89 4 915200 m gahertz SOURCE G1 4 631 24 1 157 6 144000 m gahertz SOURCE G1 4 15791 624 3 93 7 372799 m gahertz SOURCE G1 7 2303 124 7 53 8 192000 m gahertz SOURCE G1 1 2153 52 7 49 8 867238 m gah
68. 247 252 255 256 257 257 258 270 273 275 278 280 283 284 287 288 290 293 298 298 300 306 307 307 315 317 320 320 323 329 337 337 339 340 342 345 351 351 353 364 367 371 CN C Ch Ch Ch Ch Ch Ch Ch CN CN CJ JJJ JJJ JJ JJ JJJ JJJ JJJ JJJ N 1 1 GO OO GO COO CO O0 OO O0 O0 OO OO OO OO OO CO OO DCBB0P05 375 6 DCBB2P19 376 6 DCBB2P07 376 6 DCBB2P21 385 6 DCBB2P13_C 385 6 DCBBOP01 390 6 DCBB1P24 390 6 DCBBOP26 390 6 DCBB1P23 397 6 DCBBOP29 405 6 DCBBOP11 410 5 DCBB1P15 C 434 5 DCBB1P19 C 436 5 DCBBOP03 441 5 DCBBO0P14 474 5 DCBB2P09 504 4 DCBB2P05 513 4 DCBBOP19 539 4 DCBB2P10 554 4 DCBBO0P07 574 3 DCBB0P12 574 3 DCBB0P08 585 3 DCBB2P06 594 3 DCBB0P04 783 0 DCBB0P31 863 0 Nom de signal L additif retardent Valeur quivalente de ROBINET CLK_DCBT_0 730 CLK_DCBT_1 658 DCBT2P30 318 10 DCBTIP11 319 10 DCBT1P15_C 322 10 DCBT2P23 330 10 DCBT1P28 349 9 DCBT1P17 350 9 DCBT1P25 354 9 DCBT1P19 C 359 9 DCBT1P29 359 9 DCBT2P26 361 9 DCBT2P21 362 9 DCBT2P09 362 9 DCBT2P13_C 365 9 DCBT2P24 369 9 DCBT2P15 371 9 DCBT2P17_C 377 9 DCBT2P28 380 9 DCBT1P13 383 9 DCBTOPO1 384 9 DCBT2P16_C 385 9 DCBT1P21 387 9 DCBT2P18 387 9 DCBT2P22 391 9 DCBTOP10 392 9 DCBT2P19 395 9 DCBT2P02 DCBT1P05 DCBT2P04 DCBT0P17_C DCBT2P08 DCBT2P11 DCBT2P12 DCBT1P18_C DCBTOP21 DCBTOP13_C DCBT2P10 DCBT1P08 DCBT1P07 DCBT0P06 DCBT0P25 DCBT2P07 DCBTOP18 DCBTOP26 DCBTOP14 DCBT1P09 DCBT1P10 DCB
69. 2N A22 2 Late L3P A21 2 CAT L3N A20 2 L4P FCS B 2 LAN VREF FOE B MOSI 2 aio L5P FWE B 2 Lara L5N CSO B 2 2 FAN B TACH FAN B TACHr AJ26 L9P Di FS1 2 A L9N DO FS0 2 VCCO 2 VCCO 2 XC5VLX330FF 1760 mi pepper Figure 117 ventez le rep re de puissance Les entr es de tachym tre de ventilateur AH16 peuvent tre LVCMOS25 Le ventilateur produira 2 bords se levants par r volution Vous pouvez avoir besoin De rebondissez le signal si vous avez l intention de compter la fr quence de ventilateur avec n importe quelle pr cision Ne laissez pas l essence toucher le conseil Ne laissez pas les chiens m cher sur le conseil Ne placez pas le conseil sous un fer souder ou sur la surface du soleil 26Connecteurs Cette section num re tous connecteurs sur le conseil JP1 JP2 JP16 P1 p2 P3 P4 P5 TP13 TP16 Samtec Samtec Le Japon Samtec Samtec Samtec Samtec Samtec Samtec Samtec Molex Molex Molex Molex Molex JAE JAE Belfuse AMP Tyco AMP Tyco AMP Tyco Molex FCI FCI FCI AMP Tyco Lighthorse Lighthorse Lighthorse Lighthorse Lighthorse Lighthorse Molex Molex Gompf ITT ITT 3M 3M ISM 136 01 T DV ISM 136 01 T DV TSM 136 01 T DV TSM 136 01 T DV TSM 136 01 T DV TSM 136 01 T DV TSM 136 01 T DV TSM 136 01 T DV TSM 136 01 T DV 22 27 2031 22 27 2031 22 27 2031 87832 1420 87832 1420 MM50 200B2 1E MM50 200B2 1E 0826 1X1T 23 F1 2
70. 39 40 41 42 43 44 45 4G 47 48 49 50 51 52 53 54 55 56 57 58 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 171 172 173 174 175 176 177 178 179 180 183 184 185 186 187 188 189 190 191 192 193 194 195 196 201 202 203 204 205 206 207 208 209 210 211 212 215 216 217 de m halun n bre 10 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 93 94 95 96 97 98 99 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 212 213 214 215 217 11 12 13 14 19 20 21 22 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
71. 41 42 43 44 45 46 47 48 70 71 72 73 74 75 76 77 78 79 80 81 82 82 84 85 86 87 88 95 96 97 98 99 100 101 102 103 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 bourdonnemcent 205
72. 760 FF1760 T sor dma eep sasn pue uogenByuo User data Le 8 S AW 006 D S AW 006 D FPGA Q SPI Flash Virtex 5 64Mb C POExpress endpoint Provided 7 siqw 006 D 1 8V 2 5V 3 3V 1 8V 2 5V 3 3V 8Lanes l N Inexplicably on top side of PCB A PCI Express 1 1 2 5Gbis y PClExpress2 5 0Gbls Figure 35 Sch ma fonctionnel de DN9200K10PCIE8T On s attend ce que l utilisateur mette en application ses interfaces externes en concevant son propre daughtercard pour se relier un des trois en t tes d expansion ou esp rez que le groupe de Dini s av re justement avoir un daughtercard ou la carte de SODIMM qui fournissent l interface externe exig e Le conseil peut op rer l int rieur d un PC comme une carte expr s de PCI ou autonome sur une chaise pivotante d ordinateur de bureau ou 2Virtex 5 FPGAs Le DN9200K10PCIEST permet l utilisation de LX110 de LX155 de LX220 ou de LX330 FPGAs en chacune des positions de FPGA A et B Ces FPGAs sont dans le paquet FF1760 Virtex 5 est identique que Virtex 4 mais avec des 6 LUT entr s au lieu des 4 LUT entr s Selon Xilinx ceci rend le Virtex 5 30 50 plus dense et plus rapidement que Virtex 4 mais c est un mensonge En plus il y a quelques dispositifs suppl mentaires au dessus de la g n ration pr c dente de FPGAs comme PLL d ODELAY et les metteurs r cepteurs p riodiques qui pas individu d trui
73. 8 bits WORDADDR nombre 8 chiffres de bit 32 dans l hexad cimal repr sentant une adresse principale d autobus WORDDATA nombre 8 chiffres de bit 32 dans des donn es contenantes hexad cimales pour une transaction principale d autobus La table suivante d crit la fonction de chacune des commandes disponibles de main txt commentaire de gt Les circuits de configuration n effectuent aucune op ration et se d placent la prochaine commande NIVEAU BAVARD Cette commande placera la quantit de rendement qui sera niveau produite au dessus du port RS232 pendant la configuration Si de niveau est plac 0 le port produira seulement le rendement d erreur FPGA A nom de Le Virtex 5 FPGA lt A gt sera configur avec le dossier appel par fichier nom de fichier FPGAB lt XfEZ gt Le Virtex 5 FPGA KB gt sera configur avec le dossier appel par nom de fichier CONTROLE DE Si lt yn gt est plac y puis le MCU examinera les en t tes dans les SANT D ESPRIT dossiers de bit sur la carte de CompactFlash avant de les employer lt yn gt pour configurer chaque FPGA Si la cible FPGA annot e dans l en t te de dossier de bit n est pas le m me type que le FPGA le MCU d tecte sur le conseil il rejettera le dossier et clignotera l erreur LED Avant que cette commande soit ex cut e lt yn gt est plac la valeur par d faut Y Si vous voulez chiffrer de la compresse vos doss
74. 8000003 0x08000004 0x08000005 0x08000006 0x08000007 0x00000000 0x05000135 Oxffffffee 0x34561111 0x00000001 0x00000000 0x00000000 Figure 14 Rendement de notation de contr leur d USB L adresse 0x080000000 est par la convention de lt MainBus affect e en tant qu l ment de l espace disponible pour l ex cution par FPGA A sur le DN9200K10PCIEST Si FPGA A n est pas charg avec la conception de r f rence de groupe de Dini ou une conception qui met en application le MainBus slave alors toute l adresse lit renverra OxDEADDEAD La lecture de l adresse 0x18000000 d montrera la communication avec FPGA B 6Courez AETest wdm Si vous n installiez pas le DN9200K 10PCIEST dans une fente expr s de PCI avant toi a actionn sur votre ordinateur alors vous devrez sauter cette tape Le programme fourni pour acc der au DN9200K 10PCIEST au dessus de PCIe s appelle AETest Il est situ sur le CD d utilisateur Software Applications de D PCIe N Aetest N aetest V aetest_wdm exe Si vous courez Linux ou Solaris vous devez compiler AETest et conducteur avant de continuer ce rapide commencez le guide Ceci implique d installer les paquets de source de grain sur l ordinateur chargeant alors un module de grain de facon ou d autre Les d tails sont dans le chapitre de logiciel Le reste de ce guide suppose que vous employez Windows XP ou Vista Apt s que vous tourniez votre ordinateur sur l ordinateur montrera un dialogue dem
75. A FPGA Config Data Clock Settings MainBus etc Figure 70 Plein sch ma fonctionnel de conception de fonction L Access FPGA A est par une attribution d espace m moire dans les r gions de BARRE de BAR2 3 4 5 BARO est employ pour la commande du moteur de DMA pour des acc s de MainBus tout le FPGAs et pour la commande de conseil et la configuration de FPGA Deux canaux d acc s direct la m moire permettent la communication FPGA en utilisant la pleine largeur de bande expr s d autobus de PCI La meilleure ressource pour l usage de ce point final tous les deux d un point de vue de logiciel de centre setveut et d ex cution de FPGA est le document fourni FPGA Reference Designs N terrain communal V PCIE x8 Interface N pcie8t user interface manual pdf Les ressources de BARRE disponibles sont donn es ci dessous Ceux ci ne peuvent pas n tre chang s par aucun arrangement rendu disponible en utilisateur Bar0 0x0 0x1ff PCI E FPGA s enregistre repos est les registres de la configuration FPGA 8MB Barl BARRE de 32 bits pour l utilisateur FPGA mb 8 Bar2 3 BARRE de 64 bits pour l utilisateur FPGA 32MB Bar4 5 BARRE de 64 bits pour l utilisateur FPGA 32MB Par d faut le prefetch est arr t sur les barres de 32 bits Il peut tre allum pour les barres 64 bit FPGA A l interface principale est fixe 64 bit Dans un adressographe de 32 bits il sera vident comme si BAR2 est con
76. A PDT p MB25 AD Sen A o MB24 AD 3 SELECTMAP D 7 0 lt 0 Los GND LOC GND GND GND Te 2 767004 2 CONN_MICTOR38 Fieure 109 Circuit principal de Mictor d autobus La horloge gt ou le lt d clenchement gt signale sur ce connecteur CLK_48_MIC et MICTOR_CLK_E sont conduits des 48 m gahertz fixe Si vous devez employer un analyseur de logique c est le seul d clenchement disponible Tous les signaux sont 2 5V employez une r f rence 1 25V Si vous employez les signaux SELECTMAP D 7 0 pour n importe quel but autre que la configuration soin doit tre pris pour emp cher le FPGAs de conduire ces signaux avant que tout le FPGAs soient configur s ou bien risque interf rant le processus de configuration Quelques signaux de commande de SelectMap sont reli s ce connecteur mais ne sont pas utilisateur accessibles Ce connecteur a pu potentiellement tre utilis pour configurer Virtex FPGAs sur des daughtercards Vous devriez nous contacter pour des informations sur cette possibilit 25Puissance La puissance employ e par le DN9200K10PCIEST est d riv e d un approvisionnement externe de la tension 12V Le courant ces tensions est fourni par le connecteur de puissance expr s de PCI J3 AUCUNE puissance n est prise du connecteur de PCIe Par cons quent s install dans une fente expr s de PCI sans le connecteur de puissance le conseil ne mettra pas sous tension 12V GTP Synthesizers
77. A U1 2 SPI FPGA MOSI A ifo vc E AH1 SPI FPGA SCK A 2 LOP CC RS12 ARS PL FPGA RSTn SCK FPGAA DIN LON CC RS0 2 AS SPLFPOR EE 7 BESET S HE L1P CC A25 2 EE PI FPGA WPn L1N CC A24 2 EAT SPLFPGA WPn S WP GND Z L2P A23 2 Ei AT45DB161D L2N A22 2 AK30 SPI_FPGA_RSTn_A SOIC127P793X216 8N L3P A21 2 AJ30 SPI FPGA SCK Ar SPI_FPGA_SCK_A L3N A20 2 Ak14 SPI FPGA FCSn VN L4P FCS B 2 FAE D _MOSI_A R1156 LAN VREF FOE B MOSL2 FA 39R 42 5V L FWE B 2 V AL30 SPI FPGA WPn A 9 L5N CSO B 2 CAD R952 1 6K SPI FPGA FCSn A LeP D7 2 L R953 DNI SPI FPGA MOST A L D6 2 Ajo R954 1 6K L7P D5 2 aka R955 DNI J SPI FPGA WPn A DN D4 2 Fa R951 1 6K SPI FPGA RSTn A L8P D3 2 Fa L8N D FS2 2 L9P D1 FS1 2 AS LON DO FS02 7 9 2 5v 6 veco er VCCO 2 XC5VLX330FF 1760 Figure 102 Circuit instantan de SPI Veuillez noter que le signal d entr e DIN se relie la goupille DIN du FPGA Cette goupille ne peut pas tre plac e comme un E S normal Afin d acc der cette goupille comme entr e vous avez besoin d instantiate un STARTUP_VIRTEXS dans votre conception et employez le port de DINSPI de ce module En outre puisque personne ne sait la synchronisation de ce port nous n avons aucune id e ce qui est la vitesse maximum de l interface de SPI 23 2 Sur FPGA Q Un FPGA Q les situations est semblable mais avec quelques diff rences importantes La norme de signal est LVCMOS223 Le num ro de la pi ce est AT45DB642D
78. AR 0 FPGA Q Virtex 5 F P G A B Tempersture Config Registers LX50T or Virtex 5 PCI Space m ums ana saq uk esa PCI Express endpoint Clock Frequency and Multiplexer Provided Control Frequency Synthesis N Frequency PCI Express Synthesis N Frequency Synthesis Figure 39 Sch ma fonctionnel de section de config Au dessus de lui un sch ma fonctionnel de la configuration circuitent L Access aux interfaces de SelectMap et de MainBus sont disponible l USB au CompactFlash et au PCI Les tegistres de config sont galement disponibles et requis pour commander l interface de SelectMap enti rement 4 1 R troaction de section de configuration Pendant l op ration normale et dans des situations d erreur les messages d impression de section de configuration l en t te RS232 terminal P3 Quelques fonctions tr s limit es peuvent galement tre command de cette interface Voyez le RS232 produire pour des instructions Ces fonctions incluent des arrangements les horloges commandant le processus de la configuration de CompactFlash et des commandes de sonde de temp rature Figure 40 En t tes de porte s rie L en t te terminal de la section de configuration RS232 marqu MCU ci dessus peut tre reli une porte s rie d ordinateur en utilisant les arrangements 19200 bauds Commande de d bit nul Bits d arr t un Aucune parit RATES WA BE SA E
79. B 2 CLK FBA INT 15 ckiN2 pum To All FPGAs X CKIN2 CKOUT2 34 O 4 From FPGA A 15 Rate0 Rat CKOUT2 H Di RATE u u C2B D RATEO 18 AA LOL O L ns cs ca ix Pip 22 LVCMOS 31 SYNTH SCL ALL 25 53 SCL 31 SYNTH SDA ALL 22 7 SDA SDO D A0 D 26 Ai Hii A2 SSn 129 DEC VDD L 27 INC a VDD As SDI lt VDD D EI A0 OOOOO amp Se Ke GO Figure 48 Circuit de synth tiseur de r seau de l horloge G Les sorties de synth tiseur peuvent tre plac es n importe quelle fr quence dans les possibilit s du dispositif de synth tiseur Cependant le microcontr leur ne peut pas calculer les arrangements corrects sur le synth tiseur parce qu il exigerait des maths Afin d obtenir un arrangement arbitraire de fr quence vous devez employer le dossier de main txt sur la carte instantan e compacte Les lignes de main txt exig es pour r gler l horloge G1 un grand nombre de fr quences sont donn es ci dessous SOURCE G1 7 29393 1599 7 146969 0 003000 m gahertz SOURCE G1 1 969 23 6 96999 0 005000 m gahertz SOURCE G1 1 969 23 6 48499 0 010000 m gahertz SOURCE G1 6 44035 2178 3 44035 0 015734 m gahertz SOURCE G1 5 22453 999 5 22453 0 024000 m gahertz SOURCE G1 3 10825 3 4 3 21651 0 032000 m gahertz SOURCE G1 7 63915 3478 7 13455 H 0 032768 m gahertz SOURCE G1 4 15787 624 4 15787 H 0 038400 m gahertz SOURCE G1 7
80. CIE PERpOr JL_0 iuF _ PCIE PERpO B2 PCIE PERnOr OduF PCIE PEHnO C2 PCIE PETpOr 1uF PCIE PETpO C1 PCIE PETnOr iuF PCIE PETnO D1 PCIE PERpir OduF PCIE PERp1 G2 PCIE PERnir J 0 1uF X PCIE PERn1 F2 PCIE PETpir 1uF PE Tp1 F1 PCIE PETnir 1 iuF PCIE PETn1 EI PCIE PERp2r OduF PCIE PERp2 H2 PCIE PERn2r J 0 1uF PCIE PERn2 J2 PCIE PETp2r 1uF PE Ip2 J1 PCIE PETn2r 1uF PCIE PETn2 K1 PCIE PERp3r OduF PCIE PERp3 N2 PCIE PERn3r J ou PCIE PETS M2 PCIE PETp3r iuF M1 PCIE PETn3r iuF PCIE PE S L1 PCIE PERp4r OduF PCIE PERp4 PCIE PERn4r DIuE PCIE PERn4 PCIE PETp4r 1uF PCIE PETp4 S PCIE PETn4r iuF PCIE PETn4 PCIE PERp5r OduF PCIE PERp5 w2 PCIE PERn5r 0 1uF SE mE v2 PCIE PETp5r L 1uF V1 PCIE PETn5r iuF U1 PCIE PERp6r OduF PCIE PERp6 Y2 PCIE PERn6r OduF PCIE PERn6 AA2 PCIE PETp6r J 1uF PCIE PETp6 AA1 PCIE PETn6r 1uF PETn6 AB1 PCIE PERp7r Q iuF PCIE PERp7 AE2 PCIE PERn7r 0 1uF E PCIE PERS A2 DET AD2 PCIE PETp7r JL E AD1 PCIE PETn7r iuF AC1 MGTTXPO_116 MGTTXNO_116 MGTRXPO_116 MGTRXNO_116 MGTTXP1_116 GTP DUAL X0Y4 MGTTXN1_116 MGTRXP1_116 MGTRXN1 116 MGTTXPO 112 MGTTXNO_112 MGTRXPO 112 MGTRXNO 112 MGTTXP1_112 GTP DUAL X0Y3 MGTTXN1 112 MGTRXP1 112 MGTRXN1 112 MGTTXPO 114 MGTTXNO 114 MGTRXPO 114 MGTRXNO 114 MGTTXP1_114 GTP DUAL X0Y2 MGTTXN1 114 MGTRXP1 114 MGTRXN1 114 MGTTXPO 118 MGTTXNO 118 MGTRXPO 118 MGTRXNO 118 MGTTXP1_118 GTP DUAL XOY1 MG
81. CIe ainsi l ex cution n est pas en tant que grand en utilisant cette m thode Pour des d tails au sujet de l autobus principal voyez la section principale d autobus en ce chapitre Les vitesses pr vues seront 30 80 MB sec Pour crire l autobus principal au dessus de PCIe crivez BARO l adresse QLPCI REG MBADDR avec la valeur de 32 bits repr sentant l adresse principale d autobus que vous voudtiez crire Puis crivez un deuxi me PCIe crivent l adresse QLPCI REG MBWRDATA avec des donn es de 32 bits repr sentant les donn es que vous voudtiez crire l autobus principal Apr s que les 3 spartiates ait recu une inscription aux registres de MBADDR et de MBWRDATA elle ctira l interface de bus principale Pour lire de l autobus principal au dessus de PCIe crivez d abord BARO l adresse QLPCI REG MBADDR avec la valeur de 32 bits repr sentant l adresse principale d autobus que vous voudriez lire de Puis lisez de BARO QLPCI REG MBRDDATA La valeur retourn e sera la valeur lue outre de l autobus principal l adresse choisie Quand une erreur s est produite FPGA n a pas r pondu au lu de demande lu renverra la valeur OxBBBBBBBB Si tout que vous obtenez est 0x1234567 ceci des moyens l autobus principal est employ par l USB l heure actuelle QLPCI REG_MBADDR 0x240 QLPCI REG MBCTRL 0x270 QLPCI REG MBWRDATA 0x248 QLPCI REG_MBRDDATA 0x250 9 3 9 4 Configuration de FPGA L ordre exig pour con
82. CORDEMENTS DE PUISSANCE 25 7 _ MONITEURS DE PUISSANCE 25 8 POINTS D ACCESS D TRAVERS TROU DE PUISSANCE 25 9 MESURE TP DE PUISSANCE 25 10 LACHALEUR 25 10 1 Ventilateurs 25 10 2 Enl vement des radiateurs 25 10 3 ventez les tachym tres 26 CONNECTEURS 26 1 CONNECTEURS D INTERFACE UTILISATEUR DE FPGA 26 2 CONNECTEURS D INTERFACE UTILISATEUR DE NON FPGA 26 2 1 Commentaires 27 M CANIQUE 28 EN T TES DE DAUGHTERCARD 28 1 _ EXAMEN M DICAL DE CARTE DE FILLE 28 1 1 Endroits et support de carte de fille 28 1 2 Taille standard de Daughtercard 28 1 3 Insertion et d placement 28 2 CARTE DE FILLE LECTRIQUE 28 22 Goupille t ches 26 22 CC VREF DCI 28 2 3 Horloges globales 28 24 Synchronisation et synchroniser 28 2 5 M thodes synchronisantes incorrectes 26 2 6 Puissance et remise 28 2 7 Tension de VCCO 28 28 VCCO polarisent la g n ration 28 3 ROULEMENT DE VOTRE PROPRE DAUGHTERCARD 29 D PANNAGE 29 1 LECONSEIL EST MORT 29 2 LE CONSEIL NE R POND PAS AU DESSUS DU PCI EXPR S 29 3 LE CONSEIL NE R POND PAS AU DESSUS DE L USB 29 4 LEFPGAS NE PROGRAMMERA PAS 29 5 MACONCEPTION NE FAIT RIEN 29 0 LEDCMS NE FERMERA PAS CLEF 29 7 IL EST SI TRANGE IL EST COMME PARFOIS QUAND JE PROGRAMME MON FPGAS LES SIGNAUX ENTRE LE FPGAS SONT R
83. DCA Par d faut EXTO est plac pour tre originaire du DCA EXT peut tre originaire de DCBB DaughterCard sur fpga B sur le fond ou de DCBT DaughterCard sut fpga B sur le dessus Par d faut la source est DCBB Les arrangements de source peuvent tre faits partir du contr leur d USB en choisissant le menu muxes gt globaux d horloge d arrangements Faire larrangement partir de la carte instantan e compacte dans le dossier de main txt emploient la MEMOIRE TRACEE commande d crire EXTO au registre 0xDF27 ou EXTI au registre 0xDF28 La table binaire de registre est comme suit OxDF28 4 0 23 81 S0 PLLSEL CLKSEL Ectivez la valeur 0x02 pour choisir le daughtercard Ecrivez la valeur 0x01 pour choisir l horloge de FBA Exemple Placez EXTO pour employer SMA PLL au loin M MOIRE TRAC E 0xDF27 0x1D Exemple Placez EXT1 pour employer DCBB PLL au loin LA M MOIRE A TRAC 0xDF28 0x1C 5 3 1 Daughtercard z ro retardent le mode EXTO et EXT1 peuvent tre plac s z ro pour retarder le mode o chaque FPGA peut recevoir l horloge synchrone au daughtercard Ce dispositif exige configurer le r seau de distribution d horloge avec la fr quence de l horloge v Matched Phase when PLL is configured Figure 49 Diagramme de sources d horloge d ext Avant toi mettez en application lisent la section de daughtercard pour plus d id es synchronisantes Pour placer le PLL correctement employez la comman
84. EPROM tr s petit Ceci est typiquement employ pour stocker un MAC address et des nombres de t l phone Les d tails limit s son sujet sont dans une autre section 21 5 Config d EPROM PHYuration Les signaux d EEDAT et d EECLK sont pr vus pour relier le PHY un EPROM qui contiendrait des arrangements de configuration pour le dispositif comportement MII de LED synchronisation vitesse de lien duplex n gociation automatique etc Puisque l interface de MDIO est reli e au FPGA il est peu probable vous emploierait jamais ces signaux moins que vous aimiez juste muler EPROM s des week ends et des vacances Ceci peut tre employ au lieu de l interface de MDIO 21 6 JTAG Le dispositif VSC8601 est attach une chaine de JTAG Je ne sais pas pourquoi vous avez besoin de l acc s ceci Il n est pas examin ou n est pas pens environ jamais Cette chaine de JTAG ne se relie pas la chaine de FPGA JTAG C est 3 3V 21 7 IMPER d Ethernet Il n y a aucun IMPER fourni Vous pourriez penser que lt je peux utiliser l IMPER int gr du tri mode Virtex 5 gt Cependant vous serez d u parce que ce n est pas disponible dans le LX330 Vous pouvez conduire l interface MII toute mani re plus d au LXT FPGA Q et utiliser son IMPER dur si vous voulez Ce ne serait pas tr s dur Vous pouvez galement acheter l acc s l IMPER mol de Xilinx Vous devez probablement mettre en application un processeur et une pile de
85. ERS FOURNIS TA EMPLOYER LA CONCEPTION 13 EX CUTER L ESSAI 1 COMPILATION DE LA CONCEPTION DE R F RENCE 1 1 LE KIT DE D VELOPPEMENT INCORPOR PAR XILINX EDK 12 XILINXISE 13 L UTILIT DE CONSTRUCTION MAKE BAT 1 4 OPTIONS DE BITGEN 15 VHDL CHAPITRE 6 L INFORMATION DE COMMANDE 1 TITREDESECTION 2 QUIPEMENT FACULTATIF 2 1 PRODUITS COMPATIBLES DE GROUPE DE DINI 2 3 Panneaux d interface EX M moires A Cartes de fille 2 2 LOGICIEL DE CONCEPTION IND PENDANTE COMPATIBLE 2 3 TIERS MAT RIEL COMPATIBLE 3 DONN ES DE CONFORMIT 3 1 D NI 3 2 CONFORMII 3 21 IEM DE FCC 3 22 PCIE SIG 3 3 AMBIANT 33 1 La temp rature 3 4 COMMANDE D EXPORTATION 3 4 1 Sans plomb 3 4 2 Les Etats Unis programment le nombre de B bas sur le HTS 3 43 Nombre ECCN de classification de commande d exportation 2Liste de figures Le sch ma 1 DN9200K10PCIEST Les radiateurs avec insouciance laiss s uninstalled Le sch ma 2 Un circuit d exemple sur le conseil Le sch ma 3 Comment ce circuit apparait sur le netlist de client Le sch ma 4 Un ing nieur d montre l utilisation d une courroie de poignet fondante Le sch ma 5 Substance de DN9200K 10PCIEST que vous devez connaitre pour obtenir commenc Le sch ma 6 Une six goupille graphiques expr s de PCI lt actionnent l adapteur Le sch ma 7 Une alimentation d nergie d marreur Le sch ma 8
86. ETARD S PAR UN RHYTHME PUIS QUAND JE FRAPPE LE BOUTON DE REMISE PARFOIS IL COMMENCE FONCTIONNER ENCORE 29 8 LE SIGNAL DE SUR MON CONSEIL EST SXXX ALLANT DE BATTE FOU SUR MON OSCILLOSCOPE CHAPITRE 5 CONCEPTION DE R F RENCE 1 2 1 1 BUT INTERFACES EMPLOY ES PAR CONCEPTION DE R F RENCE 1 2 INTERFACES NON EMPLOY ES PAR LA CONCEPTION DE R F RENCE AI ESSAIS DE MAT RIEL Interface expr s de essai de PCI 2 12 Essai FPGA FPGA l interconnexion FETA Interfaces DDR2 de essai 2 1 4 USB de essai 2 1 5 Ethernet de essai 2 1 6 Connecteurs de essai de Daughtercard 3 TYPES DE CONCEPTION DE R F RENCE 3 1 ESSAI PRINCIPAL 32 LVDS 3 3 RAPIDE SIMPLE 3 4 INTERCONNEXION V5 3 5 ETHERNET 3 6 EN T TE 4 EMPLOYER LA CONCEPTION DE R F RENCE 4 1 CARTE M MOIRE DE CONCEPTION DE R F RENCE 5 INTERCONNEXION SIMPLE 5 1 EMPLOYER LA CONCEPTION 5 2 EX CUTER L ESSAI 5 3 INTERFACEDDR2 5 4 DOSSIERS FOURNIS 53 EMPLOYER LA CONCEPTION 5 6 EX CUTER L ESSAI 5 COMPTEURS D HORLOGE 58 LED 5 9 SIMULATION DE LA CONCEPTION DE R F RENCE 6 CONCEPTION DE R F RENCE DE LVDS 6 1 DOSSIERS FOURNIS 6 2 EMPLOYER LA CONCEPTION 6 3 EX CUTER L ESSAI 6 4 D TAILS D EX CUTION 6 4 1 Alignement de ruelle 6 4 2 Banques dr les 7 CONCEPTION DE R F RENCE D INTERFACE DE PCIE FAT DOSSI
87. EXTO_Qn 7 R61 100R SYNTH EXTO S23 lt lt SEL2 T SEL3 CONN SMA 100 i 3 SYNTH EXTO PLLSEL lt PLL SEL LIGHTHORSE_SASF546 P26 X1 RIRE lt MR Z Gu a Wa FBIN GND2 H nFBIN GND3 preme J 10587455 CLK EXTO FBn CLK EXTO FBp Figure 51 Circuit d EXTO SMA Les entr es C A sont coupl es Ceci limite minimum fr quence possible de l entr e d horloge environ 50 kilohertz Si vous avez besoin d une horloge externe avec une fr quence inf rieur ceci vous devriez modifier le conseil en enlevant les r sistances 4 7uF montr es ci dessus et en les rempla ant avec les r sistances 0C L oscillation recommand e par maximum sur les entr es diff rentielles est 3 3V 5 4 Horloge de mb C est une horloge diff rentielle doit employer les amortisseurs diff rentiels d entr e qui est courue une constante 48 m gahertz Cette horloge peut tre utilis e pour celui que vous vouliez si vous voulez mais il peut galement tre employ pour l interface de MainBus qui permet d acc der l USB et au PCI expr s 5 5 Horloges de FBA et de FBB Le FPGAs A et B sont la source de r seau global d horloge con u pour permettre un FPGA de produire d une fr quence pour tout le FPGAs Le nom de ces signaux est R seau de FBA PBA A de fopa A de r troaction fpga B FBA_B R seau de FBB FBB_A de fpga B de r troaction fpga A FBB_B FPGA A devrait conduire les deux signaux de FBA et FPGA B devrait c
88. FPGA qui est capable de l op ration 8x et fonctionne horloge avec de 125 m gahertz ou m me de 250 m gahertz syst me Le noyau de ralentissement de PIPE ram ne fr quence de l horloge la lt PCLK de syst me de la pleine fr quence 2 4 ou 8 fois plus lent sms m u mnr V nr m mnm x FPGA l Your PCI Express MAC at low frequency Standard Intel PIPE PIPE2 when available vex roma em gommage 0 gis RXDATA 7 0 K28 5 detection Clock recovery gt circuit PLL Bit stream 2 5 Gbit s TX_P TX_N REFCLK_P REFCLK_N RX_P RX_N Upstream or Downstream 2 5 Gbs Gen 1 or 5 0 Gbs Gen 2 Figure 73 Sch ma fonctionnel de ralentissement de PIPE En utilisant ce noyau un contr leur expr s de PCI peut agir l un sur l autre avec un vrais toute vitesse associ de lien et chemins de commande d essai qu une simulation non interactive pourrait ne jamais examiner Il y a des honoraires pour l usage du noyau de ralentissement de PIPE 9 5 D pannage Dans le PCI ou le PCI expr s quand un ma tre d autobus ne re oit pas a r pond pour une demande lue au cours d une certaine p riode d arr t il renverra OxFFFFFFFE au demandeur ascendant Ceci peut se produire pour diff rentes raisons Le conseil a perdu ses donn es de configuration les registres de l espace de configuration de PCI ne sont pas programm s Le FPGA sur la BARRE 10 Goupilles inutilisables Quelques goupilles sur le FPGA ne semblen
89. GO contre 4 Contient le contenu de G1 contre Contient le contenu de G2 contre Contient le contenu de CLK48 contre Horloge source synchrone de LVDS compteurs conception de LVDS seulement Compteurs d horloge pour dans vers l arri re passez commande D EXTCLKO EXTCLK1 SMACLK CLK FBE CLK FBB CLK125 ETH CLKP CLK_TPp 0x08000040 DDR2TESTTAPCNT R serv pour la fabrication examine DDR2 0x08000043 0x08000044 LED OE Le rendement des commandes LED permet 0x08000045 LED OUT Valeurs de rendement des commandes LED 0x08000046 DDR2SIZE SODIMM2 Ordre de tracer d adresse de commandes sur le deuxi me Interface de DIMM FGPA C seulement 0x08000047 HIADDRSIZE SODIMM2 Nombre d adresses uniques dans HIADDR pour deuxi me interface de DIMM FPGA C seulement 0x0800004B SODIMM2 RANK Donn es IIC recherch es du SODIMM dans la douille 2 0x0800004C SODIMM2 COL FPGA C seulement 0x0800004D SODIMM2 ROW 0x0800004E SODIMM2 BANK 0x0800004F SODIMM2 CAS 0x0800007E VRP ALL Contient des signaux d entr e sur les goupilles de VRP 0x0800007F VRN ALL Contient des valeurs d entr e sur les goupilles de VRN Ox0B000000 BLOCKRAM Contenu d une RAM interne FPGA de bloc OxOBOO03FF Ox0C000X X0 AUTOBUS XX DEHORS XX peut tre le sortil ge 0 21 Statut de rendement courant de IOS sur l autobus XX 0x0C000XX4 AUTOBUS XX OE XX peut tre le sortil ge 0 21 Statut dOE d IOS Ox0CO00XX8 AUTOBUS XX PO XX peut tr
90. I A NEAEH E DH SR Cette interface est pas du tout amusement employer et est pr vue la plupart du temps pour que le groupe de Dini corrige des checs de mat riel ou de logiciel Si vous avez besoin de RS232 pour votre conception de FPGA ce n est pas l en t te correct employer 4 2 Configuration de FPGA Normalement la configuration du Virtex 5 FPGA se produit au dessus interface de Virtex 5 de la SelectMap gt La seule m thode de configuration possible sur le DN9200K10PCIEST qui n emploie pas cette interface est JTAG Pour une description de l interface de SelectMap voyez le guide de la configuration Virtex 5 Typiquement l utilisateur fournira un dossier lt mordu gt produit par ISE et le mettra sur une carte de CompactFlash ou fournissez la au logiciel au dessus du PCI expr s ou de l USB et l utilisateur ne doit pas comprendre l interface de SelectMap La configuration d USB de CompactFlash et de PCIe se produisent au dessus de l autobus de SelectMap La section de configuration ne fait aucune modification du train binaire envoy elle l exc dent PCIe ou USB Il copie seulement les donn es l interface de SelectMap Le train binaire doit contenir toutes les commandes de SelectMap n cessaires pour configurer et d marrage le FPGA Ces commandes de SelectMap sont cr es automatiquement par le bitgen d outil de Xilinx une partie d ISE Non toutes les options de g n ration de bitstream disponibles
91. I BASE ADDRESS 76806868 f 4000000 4 H 3 f6686868 2 5 f5000000 3900000 f 2000000 Please select option Figure 27 Menu de PCI d AETest Au dessous de est le menu de m moire D ici vous pouvez communiquer avec la conception d utilisateur dans FPGAs l un des l aide de l autobus principal ou directement FPGA A La m moire et MainBus de barre sont diff rents espaces m moire ASIC Emulator PCI Controller Driver ui Compiled on Sep 18 2006 at 13 56 06 MainBus MainBUs MainBus PCI B R PCI B R PCI BAR Write Duord 2 gt MainBus Read Duord Memory Fill Memory Display Write Dword 6 gt PCI BAR Read Duord Memory Display Memory Range Test set DDR2 config to test on FPGA B set DDR2 config to test on FPGA C test DDR2 on FPGA B test DDR2 on FPGA C full DDR2 memory test quick DDR2 test FPGA B quick DDR2 test FPGA C Main Menu PCI BASE ADDRESS f 000000 1 f6000000 f5000000 4008008 4 308808088 f 2000000 Please select option Figure 28 Menu de m moire d AETest Au dessous de est le menu d essais de production Ceci est employ pour corriger des checs de mat riel e C dpalmerMKS AETest aetest aetest_wdm exe 8 PCI Test lt i gt RocketIO Test FPGA C lt 2 gt LUDS Interconnect Test DIR ABC lt 3 gt LUDS Interconnect Test lt DIR CBA lt 4 Single Ended Interconnect Test lt Q gt Quit Enter Option B Testing communica
92. IEST pour ex cuter des fonctions de circuit de configuration Il est UO utilis galement l un pour l autre avec le lt circuit de configuration Ce FPGA est non pr vu pour tre employ par toi FPGA Q Il y a de quatre FPGAs sur ce conseil FPGA A FPGA B FPGA Q V5T et le spartiate Les trois premiers sont pr vus pour que l utilisateur emploie PCI FPGA expr s Spartiate est r serv pour la commande de conseil et ne devrait pas tre consid r LXT pour muler votre logique Le groupe de Dini fournit les dossiers de peu qui peuvent tre FXT utilis dans FPGA Q dans le bitstream de nous ne fournissons pas le RTL pour U3 certaines de ces derniers Ceux ci ont mordu le PCI d instrument de dossiers expr s et peuvent tre QL utilis comme un point final expr s de PCI de pr t aller ou toi peut a choisi d employer FPGA Q en tant que troisi me utilisateur FPGA Si vous avez besoin de PCI expr s en cela cas vous devrez mettre en application votre propre point final expr s de PCI O employez le noyau de Xilinx Block Sins Ce sont des produits de logiciel fournis par Xilinx EDK MIG Bitfile C est le contenu du SRAM qui commande les FPGA internes Jet de configuration comportement Le fichier de donn es qui contient ces donn es est un dossier de bit et est dossier de bit produit pat bitgen de Xilinx DCM zx ebore er Ces limites se rapportent des dispositifs
93. IN et OxC pour REG ENABLED Pour d terminer quel peu si quel dans un autobus soyez valide lisez le registre de REG ENABLED Le retourn 32 par bits 1 sont un masque pour lequel du peu dans le REG OUT les registres de REG OE et de REG IN sont signicatifs Pour obtenir l identification d autobus d un autobus crire la valeur 0x1 de 32 bits REG ENABLED lisez alors REG ENABLED crivent alors 0x0 de 32 bits REG ENABLED La valeur retourn e sera un nom cod pour l autobus Le peu 0 15 est des caract res d ASCII repr sentant des noms de FPGA Le peu 16 31 est un nombre entier unique arbitraire distinguant l autobus Les autobus se reliants de deux FPGAs diff rent ont la m me identification d autobus Pour causer un FPGA aux signaux de sortie sur un autobus crivez 0xFFFFFFFF sur REG OE Pour placer toutes les sorties lt haut gt crivez OXFFFFFFFF REG OUT Pour lire la valeur re ue courante entr es d autobus les ont lu de REG IN 5 2 Ex cuter l essai Dans le programme de contr leur d USB choisissez l essai d OneShot d atrangements De la zone de dialogue v rifiez la boite d essai d interconnexion Le programme chargera automatiquement les dossiers de peu r glera les horloges et ex cutera l essai 5 3Interface DDR2 La conception de l interface DDR2 est un contr leur de l exemple DDR2 fonctionnant 250Mhz Vous pouvez employer ce contr leur comme exemple particuli rement pour le bu
94. K CNT GTPQ Compteur d horloge CLK CNT EXTO0 Q Compteur d horloge CLK CNT EXT1 Q Compteur d horloge CLK CNT G0 Q Compteur d horloge CLK CNT G1 Q Compteur d horloge CLK CNT G2 Q Compteur d horloge CLK CNT TP Q Compteur d horloge CLK CNT MB Compteur d horloge CLK CNT CFG Compteur d horloge Ox 98 INTERRUPTION Drapeaux d interruption lus clairs Ox 9C INTERRUPT MASK L interruption activer Ox AO RS232 TOGGLE CTRL P Ox A4 DMA CLK FIFOS STATUS Ox A8 OTHER CLK FIFOS STATUS 4 3 2 Carte BARO HI Ces registres sont contenus dans les 3 FPGA spartiates Les adresses sont des excentrages de l endroit BARO Tous les registres sont de 32 bits et ne devraient pas tre crits ou lire en utilisant le byte permet 0x200 DNA WR CNT ADDR N employez pas 0x208 CONFIG_CONTROL Choisit FPGAs Renvoie le statut de config 0x210 CONFIG_DATA Envoie un byte de donn es SelectMap 0x218 MCU_CLOCK_CONTROL N employez pas 0x238 FPGA_STUFFING La rang e indique quel FPGAs sont install s 0x240 FPGA_ADDR Placez l adresse courante de MainBus 0x248 FPGA_WRITE Envoyez le mot MainBus 0x250 FPGA_READ Obtenez le mot de MainBus 0x258 MCU WRITE crivez aux config s enregistre gt 0x260 MCU_READ N employez pas 0x268 MCU_READ Lu des lt config s enregistre gt 0x270 MB CONTROL Allumez vous ou outre de l auto incr ment de MainBus 4 3 3 Configuration de FPGA Pour configurer et le PCI fini de FPGA expr s suivent
95. LED gt S Ces LED sont reli es directement chacun du FPGAs Activit de CF Quand le conseil est en cours de donn es de configuration du chargement FPGA de la carte de CompactFlash la LED jaune apr s la carte de CompactFlash clignotera i ITI TL CARE OLY Dame lt a S E m 5 lt m o Z co Q _ SE ae OS OS NS O Ca d HARAS TA NT CA YUTATANENA ES l hd C D nid 4 P c n d Li ji Figure 10 LED 5 Courez le contr leur d USB Cette section vous obtiendra a commenc par l USB et te montre comment actionner le logiciel fourni 5 1 Installation de conducteur Quand les mises sous tension de DN9200K10PCIEST ou toi le reliez un port d USB pour la premi re fois l ordinateur te demandera d installer un conducteut Found New Hardware Wizard Welcome to the Found New Hardware Wizard Found New Hardware Wizard Please choose your search and installation options Ge This wizard helps you install software for Fe ua Das doe I hee kaia Use the check boxes below to limit or expand the default search which includes local paths and removable media The best driver found will be installed DiniGroup DN6000K10 FLASH Boot Search removable media floppy CD ROM If your hardware came with an installation CD y et JM Include this location in the search 4 or floppy disk insert it now What do you want the wizard to
96. Le PCT expr s est li 5Gbs DS4 LINK VERT Le PCI expr s est li avec 1 ruelle DS6 LINK4 VERT Le PCI expr s est li avec 4 ruelles DS5 LINKS VERT Le PCI expr s est li avec 8 ruelles DS3 PCIE LOS ROUGE Le PCI expr s n a pas pu lier DS8 PCIE_PERSTn ROUGE Le PCI expr s est remis z ro par le centre serveur DS2 LOI DE PCIE JAUNE Le PCI expr s est en service DS91 DS92 PCIE CORRIGENT JAUNE Usage g n ral LED pour FPGA Q DS93 17 2Utilisateur LED Ces LED sont reli es un FPGA et sont contr leur par l utilisateur La signification de la LED est concevoir d pendante Au dessous de est le circuit g n ral utilis pour relier l utilisateur LED Pour allumer la LED conduisez le bas de signal Pour s teindre de trois tats ou conduire haut le signal 2 5V o LED E00 LED E01 LED E02 LED E03 LED E04 LED E05 LED E06 Figure 82 Circuit de LED Figure 83 Rep re de LED L utilisateur LED sont reli s aux banques o les daughtercards sont reli s La lt tension de banque gt ne peut pas match la tension courante de la source de la LED Dans ce cas ci employez la correspondance standard d entra nement la banque et pas la LED Par exemple quand un daughtercard LVCMOS25 est joint et tous autres signaux sur la banque emploient la norme LVCMOS25 employez la norme LVCMOS25 pour la LED sur cette banque N employez pas DCI sur des signaux de LED Vous pouvez commander l clat des LED ou en employant
97. Le bidon de pi ce et devrait tre utilis pour configurer le FPGA Cependant si vous tes tr s intelligent vous pouvez galement employer le flash pour des donn es d utilisateur De la m me mani re l entr e DIN doit tre obtenue du module STARTUP VIRTEXS En plus le signal de SCK doit tre conduit par le port d USRCCLKO du module STARTUP_VIRTEXS 64Mbit PROM U70 IO LOP CC RS1 2 EPGAQ MOSI FPGAQ CCLK FPGAQ SPI RSTn EPGAQ WPn EPGAQ FCSn FPGAQ SPI RSTn EPGAQ WPn EPGAQ FCSn AT45DB642D FPGAQ MOSI SON127P800X610X100 8N FX70T bitstream 27 1 Mbit 3 3V 1 6K FPGAQ SPI RSTn 1 6K FPGAQ FCSn DNI FPGAQ MOSI 1 6K R978 RN DNI FPGAQ WPn 3 3V VCCO 2 VCCO 2 la VIRTEX5 FF665 Figure 103 Circuit instantan C de SPI Afin de programmer ce flash avec un dossier de peu vous pouvez employer l impact de programme de Xilinx D ici vous pouvez choisir le FPGA Q dernier article sur la chaine de JTAG et avez choisi le flash du programme SPI Le programme d impact chatgera automatiquement le FPGA avec un dossier de peu qui permet la programmation du flash programment employer instantan que bitfile puis programment le FPGA avec le dossier de peu que vous avez juste charg dans le flash en utilisant JTAG Voyez la section sut lt mettre jour des progiciels gt en tant que cette section a des choses utiles comme les y S geg progi gt q r cup ra
98. M_CKO et de CLK_DIMM_CK1 au module de SODIMM sont synchronis es Il peut tre employ comme horloge de r troaction pour un PLL ou comme une horloge primaire pour l interface de DIMM Le DIMM_DQ64 longueur est assorti aux autres signaux de DQ Il n a aucun but connu 18 1 2 Changer la tension de DIMM Si vous devez changer la tension de l interface de DIMM il y a un ensemble de points de pullover donn s pour chaque interface permettant la puissance d tre r gl e une tension diff rente Le pullover a quatre arrangements BORNE 1 BORNE 2 La tension de DIMM est 3 3V BORNE 3 BORNE 4 La tension de DIMM est 2 5V BORNE 5 BORNE 6 La tension de DIMM est 1 8V AUCUN PULLOVER La tension de DIMM est 1 5V N importe quelle autre combinaison des pullovers produit une autre tension qui est trop haute pour que le FPGA manipule VDIMM A TSM 103 01 T DV R212 PTH12050W AS R209 2 94K REG_PTH12050W AS 24 3K 3 3V 2 0K HL 2 5V 4 32K 1 8V 11 5K 1 5V 24 3K no Jumper Figure 88 Circuit de choix de tension de DIMM Si vous tes int ress vous pouvez voir comment les pullovers affectent le rendement de tension du r gulateur Si vous voulez le stocker pullover quand en mode 1 5V vous pourriez sans risque faire cela en reliant la BORNE de pullover 1 la BORNE 3 ou la BORNE 2 la BORNE 4 ou quelque chose Un certain groupe SODIMM s de Dini a besoin ces de la tension trange d alimentation d nerg
99. N DE SECTION DE CONFIGURATION 4 2 CONFIGURATION DE FPGA 4 3 PCI EXPR S 4 3 1 Carte BARO 4 3 2 Configuration de FPGA 4 3 3 Par relecture 4 4 COMMANDE DHORLOGE 4 4 1 Fr quences de synth tiseur 4 4 2 Sources d horloge 4 5 _ INTERFACE DE COMPACTFLASH 4 5 1 Main txt 4 5 2 Notes sans importance de mat riel de CompactFlash 46 USB 4 6 1 Configuration d un FPGA 4 6 2 Par relecture 4 7 CONFIGURANT LE lt PCI gt FPGA EXPR S 4 8 _ REGISTRES DE CONFIGURATION 4 8 1 Commandes non document es 49 PROGICIELS 5 R SEAU D HORLOGE 5 1 HORLOGES GLOBALES TNI Points test de mesure d horloge 5 2 GO G1 HORLOGES G2 5 2 1 Circuit de synth tiseur 5 3 HORLOGES D EXT REM Daughtercard z ro retardent le mode dd Entr e de SMA 5 4 HORLOGE DE MB 5 5 HORLOGES DE FBA ET DE FBB 5 6 _ R SEAU DE PCIE REFCLK 5 7 HORLOGES NON GLOBALES dud Horloge TP dat Horloge d Ethernet N S Horloges DDR2 5 7 4 Horloge B et E de SMA 5 8 NOTES D UTILISATION D HORLOGE 3 6 4 R alisation de z ro horloge dehors Suid Horloges d exp dition FPGA FPGA 6 POINTS TEST DE MESURE 7 INTERFACE D USB 7 1 DEMANDES DE FOURNISSEUR Z 11 VR_CLEAR_FPGA Pu VR SETUP CONFIG AIS VR END CONFIG 7 1 4 VR SET EP6TC taille d amortisseur lu FEES VR MEM MAPPED registres de configuration 7 2 ACC S PRINCIPAUX D AUTOBUS FARO Note au sujet de terminologie de point fi
100. PGAs sur le DN9200K10PCIEST R seaux EX T0 et EXT1 Depuis deux filles les cartes B partagent le m me r seau d horloge EXT1 seulement un de ces deux daughtercards peut conduire une horloge globale une fois Afin d avoir un match de phase entre la goupille d horloge de GCC aux goupilles d entr e d horloge sur le FPGA le PLL sur le r seau d horloge d ext doit tre permis et plac la fr quence appropri e Notez en outre que le PLL ne peut pas expliquer retarde sur le daughtercard entre la source de fr quence et la goupille de GCC 28 2 4 Synchronisation et synchroniser Le signal du FPGAs au connecteur de daughtercard longueur ne sont pas assortis Il y a un longueur rapport ci dessus quelque part Chaque daughtercard a une paire globale lt DCCLKCp n gt de rendement d horloge Ce rendement de LVDS est distribu sur le DN9200K10PCIEST tout le Virtex 5 FPGAs L amortisseur d horloge sur le panneau de centre serveur est con u pour fournir le bord d horloge tout le FPGA synchronis avec la goupille de CCLK sur l en t te de daughtercard On s attend ce que le daughtercard distribue des horloges l dessus de sorte qu ICs sur le daughtercard re oivent le signal d horloge synchronis avec la goupille sur l en t te de daughtercard De cette fa on l h te et les cartes filles devraient pouvoir communiquer synchroniquement avec des p riodes gales et grandes d E S dans chaque direction Il y a au moins quatre m thodes
101. PROGICIELS 13 3 D PANNAGE 14 INTERFACE RS232 14 1 1 _ Configuration RS232 15 SONDES DE TEMP RATURE 16 BATTERIE DE CHIFFRAGE 16 1 BATTERIE EXTERNE 17 INTERFACE DE LED 17 1 SECTION DE CONFIGURATION LED 17 2 UTILISATEUR LED 17 3 ETHERNETLED 17 4 PUISSANCE LED 17 5 LEDINUTILIS ES 18 DOUILLES DE DDR2 DIMM 18 1 PUISSANCE 18 1 1 Tensions d interface 18 1 2 Changer la tension de DIMM 18 1 3 DIMM avertissant la LED 183 2 SYNCHRONISER 18 2 1 Synchronisation de DOS 182 2 Interface s rie 18 2 5 _ Synchronisation 18 3 MODULES COMPATIBLES 18 4 POINTS TEST DE MESURE 19 INTERCONNEXION DE FPGA 20 AUTOBUS PRINCIPAL 20 1 _ SIGNAUX DE MB 20 1 1 Mb contre D sambiguisation de MainBus 20 12 _ l m lect 20 13 Synchronisation 20 2 CODES D ERREUR 20 3 INTERFACE PRINCIPALE DE L AUTOBUS FPGA 20 3 1 MB target v 20 3 2 Carte m moire conventionnelle 21 ETHERNET 21 1 RGMII 21 11 l m lect 21 1 2 Synchronisation 21 2 REGISTRES DE CONFIGURATION 21 3 MI INTERFACE 21 4 EPROM EXTERNE 21 5 CONFIG D EPROM 21 6 JTAG 21 7 IMPER D ETHERNET 22 EPROM 23 __ FLASH DE SPI 23 1 SUR FPGAS AETB 23 2 SURFPGAQ 24 CONNECTEURS DE MICTOR 24 1 _ FPGA UN MICTOR 24 2 FPGAB MICTOR 24 3 MAINBUS MICTOR 25 PUISSANCE 25 1 PUISSANCE 12V 25 2 PUISSANCE3 3V 25 3 _ PUISSANCE 2 5V 25 4 _ LA TERRE 25 5 R GLEMENT DE TENSION 25 6 RAC
102. Q dans l exact la m me fa on que l IOS et l horloge pour FPGA Q PCIE PCLK Q est conduite par FPGA A dans l exact la m me fa on que l IOS Sur le conseil toutes les donn es et d horloge les lignes phase sont assorties FPGA Q FPGA A Domain Change BUFIO BUFR or BUFG Zero hold time Any Clock Source G0 REF etc User Logic Figure 71 Diagramme synchronisant de FPGA A de Q HAL BEATOsfiE HODDR IRE I BS PS EX ECH Si vous ne savez pas de ce que je parle il y ai une description exactement de ce qu faire ailleurs en ce manuel 9 3 8 Interface de FPGA Un module de Verilog est condition que mette en application correctement l interface entre le FPGA et le FPGA Q pour la communication expr s de PCI La source pour ce module est fournie sur le CD d utilisateur dans l endroit suivant Reference Designs de D FPGA N terrain communal V PCIE x8 Interface Un module contenu dans le fichier source fourni pcie x8 user interface v est une ex cution de l interface qui doit tre incluse dans la conception d utilisateur de FPGA A Les pr sents d interface de l utilisateur lt FPGA y 6 ports s par s d interface La cible crivent cible lue RO de DMA T1 de DMA R1 de DMA TO et de DMA La cible crivent et la cible a lu la BARRE de patt d interfaces et adresse des lignes comme la cible lit et crit ne peut pas se produire simultan ment Chaque interface fait lt permettre gt ses propres
103. SOURCE G1 4 383 14 1 9 98 304000 m gahertz SOURCE G1 4 383 14 6 3 122 880000 m gahertz SOURCE G1 5 575 24 6 3 H 124 416000 m gahertz SOURCE G1 0 26665 479 6 3 133 330000 m gahertz SOURCE G1 5 575 24 4 3 H 155 520000 m gahertz SOURCE G1 4 9765 374 4 3 156 256000 m gahertz SOURCE G1 1 509 11 4 3 H 159 375000 m gahertz SOURCE G1 7 485 24 4 3 H 160 380000 m gahertz SOURCE G1 0 10741 199 4 3 161 130000 m gahertz SOURCE G1 4 50353 1874 4 3 161 132800 m gahertz SOURCE G1 3 1173 39 1 5 164 360000 m gahertz SOURCE G1 0 33325 639 1 5 166 630000 m gahertz SOURCE G1 0 333333 6399 1 5 166 667000 m gahertz SOURCE G1 5 92961 3999 1 5 167 331600 m gahertz SOURCE G1 0 2157 39 1 5 H 172 640000 m gahertz SOURCE G1 3 11557 399 3 3 173 370000 m gahertz SOURCE G1 3 1173 39 3 3 176 100000 m gahertz SOURCE G1 3 8841 299 3 3 176 840000 m gahertz SOURCE G1 4 671 24 3 S H 184 320000 m gahertz SOURCE G1 3 6249 191 3 3 195 312500 m gahertz SOURCE G1 3 2961 99 4 1 H 311 010000 m gahertz 5 3 Horloges d ext Il y a deux r seaux d horloge sur les DN9200K10PCIEST qui sont con us pour fournir des horloges d une r f rence externe de fr quence EXTO et EXT1 Chacune de ces horloges est livr e synchroniquement FPGAs et convient la communication synchrone parmi le FPGAs EXTO peut tre originaire des connecteurs externes de SMAs d entr e d horloge ou du daughtercard attach s FPGA A
104. T2P03 DCBT2P27 DCBTOP30 DCBTOP02 DCBTOP15 DCBTOP29 DCBT2P20 C DCBT2P05 DCBT2P25 DCBT1P12 DCBTOP03 DCBT1P03 DCBTOP12 DCBTOP11 DCBT1P04 DCBTOP22 DCBT1P02 DCBT1P01 DCBT1P14 DCBT2P14 DCBT1P06 DCBTOP07 DCBTOP16_C DCBTOP28 DCBTOP19 DCBTOP20 C DCBT1P22 C DCBT2P29 DCBT1P26 DCBTOP23 DCBTOP27 DCBT1P27 DCBTOP24 395 396 396 398 399 402 403 405 409 412 414 418 418 427 432 435 438 439 439 439 440 441 455 460 462 464 464 465 466 472 480 483 494 497 499 520 535 535 537 540 552 553 560 570 571 577 581 596 598 610 625 663 Q CN Ch Ch Ch Ch CN CN CN CJ I I I I I I JJJ JJ OO GO O0 O0 O0 O0 O0 O0 O0 O0 O0 O0 O0 O0 O0 O0 00 00 00 00 OO NO NO NO NO xO NO NO NO NO SNO SD DCBT0P04 679 5 DCBT0P08 686 5 DCBT1P31 693 5 DCBT1P20 724 4 DCBT2P06 759 4 DCBT2P01 771 4 DCBTOP09 857 3 DCBT2P31 859 3 DCBTOP31 864 3 DCBT1P16 865 3 DCBT1P30 872 2 DCBT1P24 885 2 DCBT0P05 953 1 DCBT1P23 1053 0 28 2 1 Goupille t ches La goupille hors du syst me d expansion de DN9200K10PCIEST a t con ue pour ramener l entretien en travers aux niveaux maniables tout en fonctionnant la pleine vitesse du Virtex 5 La terre pour signaler le rapport du connecteur est 1 1 L usage universel E S est arrang dans un mod le de GSGS pour permettre l utilisation assym trique ou diff rentielle grande vitesse Sur le DN9200K10PCIE8T centre serveur ces signaux sont conduits en tant que signaux diff r
105. TROL 0x04 Sondes de temp rature OUI B OUI 2 OUI Le menu principal permet la commande de quelques fonctions USB de initialisation FAIT limit es plus de RS232 Toutes ces fonctions peuvent tre contr leur d autres interfaces tellement typique ce menu sont MENU PRINCIPAL num ro de s rie 0806013 seulement employ es pour la correction 1 Configurez de Main txt 2 Menu interactif de configuration 3 V rifiez le statut de configuration 4 Choisissez le nouveau dossier de configuration 5 Dossiers de liste sur la carte de CompactFlash 6 Dossier de d charge sur la carte de CompactFlash 7 Na g Les temp ratures de l affichage FPGA h Placez le seuil de la temp rature i Lisez le registre IIC j crivez le registre IIC k Remettez iei TUSB CRIVEZ LE CHOIX Figure Rendement 9 RS232 4 2 V rifiez les lumi res de statut de LED Le DN9200K10PCIEST a beaucoup de le statut LED pour aider l utilisateur confirmer le statut du processus de configuration V rifiez la panne de courant LED de confirmer que tous les rails de tension du DN9200K 10PCIEST sont en dessous de tol rance Si la tension de n importe quel filet de puissance critique sur le DN9200K10PCIEST est trop haute ou si basse le conseil sera tenu dans la remise et au moins une des LED rouges s allumera En outre gen ne travaillera au conseil Les LED sont situ es le long du bord gauche
106. TTXN1 118 MGTRXP1 118 MGTRXN1 118 MGTREFCLKP 116 PCIE REFCLK P FROM MGTREFCLKN 116 FINGERS CLK GTP 250 LOW JITTp 250Mhz From MGTREFCLKP 112 MGTREFCLKN 112 CK GTP250L0W JIITR low jitter source Any Frequenc CLK GTP SYNTHp Y MGTREFCLKP_114 MGTREFCLKN_114 from low jitter source CLK GTP SYNTHn i Test point CLK_GTP_118p for MGTREFCLKP_118 CLK GTP 1i8n MGTREFCLKN 118 VIRTEX5 FF665 Figure 68 Circuit expr s de PCI external clock L ordre des ruelles est comme montr ci dessus Ah galement aucun des ruelles ont invers la polarit et vous tes requis de soutenir que si vous crivez votre propre PCI le point final expr s Nous pouvons ex cuter l essai lectrique de conformit de PCI SIG pour toi si vous voulez Vert Cursor PE 120 6ps t 119ps At 239 5ps Horiz Cursor V4 477 6mV V 477 6mV 200ps 150ps 100ps S0ps 0ps 50ps 100ps 150ps AV 955 2mV Figure 69 Diagramme expr s d oeil de PCI Voici le tableau install avec un FX70T passant au PCI l essai lectrique expr s de conformit 9 1 1 Puissance La capacit courante de DN9200K10PCIE8T exc de consid rablement l alimentation lectrique permise maximum pour une carte de PCIe 35W En cons quence le cable lectrique externe est exig pour l op ration ind pendamment de si le tableau est install sur une fente expr s de PCI La seule tension qui est exig
107. The INI Group Acc n de simulatio Acc l ra Genie Emulatio mulatio ue V rification d ASIC Cons SEI Consultati Guide d utilisateur DN9200K10PCIEST Manuel d utilisateur de DN9200K1O0PCIEST R vision principale 1 Demi re mise jour 15 ao t 2008 par l utilisateur de fulisail Avenue de 7469 Draper La Jolla CA92037 Etats Unis T l phone 858 454 3419 e Fax 858 454 1279 support a dinigroup com www dinigroup com 1 Table des mati res CHAPITRE 1 INTRODUCTION 3___ CONTENUS DU MANUEL A INTRODUCTION 3 2 GUIDE RAPIDE DE D BUT 3 3 LOGICIEL DE CONTR LEUR 3 4 MAT RIEL 3 5 LA CONCEPTION DE R F RENCE 3 6 L INFORMATION DE COMMANDE 4 ASSISTANCES 5 CONVENTIONS 5 1 NOTATIONS 5 2 CHEMINS DE DOSSIER 2 3 DIMENSIONS PHYSIQUES 5 4 GOUPILLE NOMS DE PARTIE 5 5 COUPURES SCH MATIQUES 6 GLOSSAIRE 7 _RESSOURCES Td CD D UTILISATEUR 72 DINIGROUP COM 7 3 LISTED ERRATA Z 1 Errata existants 7 4 CONCEPTION DE R F RENCE 7 5 __ SCH MAS ET NETLIST kd Netlist Z0 Conventions nomm es nettes 7 6 MANUEL 77 BIBLIOTH QUE DE DATASHEET 7 8 XILINX 7 9 CONCEPTIONS DE R F RENCE DE GROUPE DE DINI 7 10 MOD LES DE CONSEIL 7 10 1 Constructeur bas de syst me 7 10 2 La division et 3 de employer outils de synth se de partie 7 11 D TAILS EXPR S DE PCI 7 12 APPUID EMAIL ET DE T L PHONE CHAPITRE 2 GUIDE RAPIDE DE D BUT
108. UM BYTE2 OxDFF8 Num ro de s rie de conseil ASCII SERIAL NUM BYTE3 OxDFF9 Num ro de s rie de conseil ASCII MCU STUFFING1 OxDF27 Le champ de peu indique quels FPGA sont install s TEMP A OxDF50 La temp rature de FPGA A dans les unit s C binaires TEMP B OxDE51 La temp rature de FPGA B TEMP Q OxDFEO La temp rature de FPGA Q FPGA A TYPE OxDF78 Quel type de FPGA est A cod FPGA B TYPE OxDF79 Quel type de FPGA est B cod VERSION DE CONFIG OxDFFB Version des progiciels spartiates MCU VERSION OxDFFC Version progiciels de MCU des lt flash gt BOARD VERSION NEW OxDFFE Le type de panneau 9200K10PCIEST a cod 4 8 1 Commandes non document es Il y a quelques dispositifs qui ne sont pas document s parce qu alors nous ne pourrions pas les changer Si vous avez besoin d un certain dispositif email support dinieroup com et demandez si nous sommes int ress s le mettre en application Art tez l auto incr ment sur l USB D tection principale des erreurs d autobus Changement principal d arr t d autobus Le registre de PCI a indiqu le changement d arr t 4 9 Progiciels Des 3 FPGA spartiate et un contr leur micro de cypr s commandent les circuits de configuration Les donn es de programmation pour le FPGA sont stock es sur un dispositif instantan et le code pour le contr leur micro est stock sur un dispositif instantan s par Les instructions pour mettre jour les progiciels sont donn
109. a tir l essai contient l interconnexion autobus ptincipal horloge tirer se l ve Essai de DDRs Essais DIMMA et raccordements de DIMMB Vous devez avoit un DDR2 SODIMM install dans chaque douille avant que l essai soit ex cut Essai d en t tes Vous devtiez uncheck cette boite Il chouera sans montage d essai Essai d Ethernet Vous devriez uncheck cette boite Il exige un montage d essai Essai externe d horloges Cet essai exige un montage d essai Examinez FPGA Q Ceci examinera l interconnexion entre FPGA A et FPGA Q Fr quence de LVDS C est la fr quence la laquelle FPGA FPGA relie ensemble courra pendant l essai 450 est la fr quence standard d essai Chemin de Bitfile C est o le programme obtiendra les dossiers de peu de conception de r f rence Ils taient sut le CD fourni d utilisateur Compte d it rations Le nombre de p riodes cons cutives l essai entier fonctionnera 1 2 8 Service le menu Progiciels de mise jour Tableaux de synth tiseur de mise jour 1 2 9 Menu de correction Il y a joli beaucoup de rien dans le menu de correction qui vous voudtiez regarder moins que peut tre lisiez le registre de configuration et crivez le registre de configuration Ces options de menu lisent et crivent des lt registres de configuration d crits dans la pi ce lt de section de config gt du chapitre de mat riel 1 3 Dossier d INI 25 EE S B REA ole pl AT BJ NT EE JD
110. ainsi un amortisseur RS232 externe est employ 18 RS232 FPGA RXD R1OUT RHIN 5 D T R2OUT FAN Ris gt MCU TM 136 01 T DV 16 bi LOUT UN F D 6 o TSM 136 01 T DV b ssen TENTHINCH TSOP24 Figure 78 Circuit RS232 Figure 79 Rep re RS232 Un le panneau la borne 1 est identifi par un grand indubitable blanc point de cercle Sur le c ble fourni la borne une est identifi e par une raie rouge sur le c ble le Chaud branchement de ce connecteur est acceptable et encourag Les arrangements gauches exig s sur COM le port p riodique de votre ordinateur d pendent de l UART dans le FPGA Puisque les signaux de r gulation de d bit sur le c ble p riodique ne sont pas reli s au FPGA vous ne pouvez pas employer la lt poign e de main de mat riel gt Les autres arrangements gauches la commande d coulement de logiciel la parit les bits d arr t la vitesse et les bits d informations sont personne charge de conception d utilisateur Il n y a aucune conception fournie de la r f rence RS232 14 1 1 Configuration RS232 Un deuxi me en t te RS232 P3 est pour que les circuits de configuration donnent la r troaction l utilisateur Il est d crit dans la section section de configuration 15 Sondes de temp rature Chaque FPGA est reli un moniteur de la temp rature Ce moniteur peut int rieurement mesurer la temp rature de la matrice de silicium de FPGA La tem
111. ait sur le PCI expr s alors il y a un probl me avec le conducteur Si le conseil semble travailler moins que toutes les transactions de PCI r pondent toujours avec OxFFFFFFTF alors le conseil a perdu ses marbres V rifiez les plus bas excentrages de BARO Si ceux ci r pondent avec OXFFFFFFFF puis le conseil l a mang dur Si cette gamme fonctionne mais BAR2 ne fonctionne pas alors peut tre vous avez juste d couvert un bogue dans le code de FPGA A 29 3 Le conseil ne r pond pas au dessus de l USB Si le logiciel fourni ne semble pas pouvoir communiquer avec le conseil premier contr le que le conseil n est pas dans la remise ci dessus S il n est pas dans la remise voyez si dans Windows le conseil apparait dans le directeur de dispositif Si le dispositif appara t comme lt dispositif inconnu gt puis le conducteur ne peut avoir t install ou install incorrectement Du directeur de dispositif vous pouvez voir ce que sont l identification de fournisseur et de dispositif du dispositif S ils sont les deux 0000 0000 l peuvent tre un probl me de mat riel Voyez galement si le conseil appara t comme certain genre de dispositif audio alors il y a un conflit de dispositif Appelez nous Il y a une certaine mani re de fixer ceci Si le conseil n est pas dans la remise mais il n apparait toujouts pas USB fini v rifiez le RS232 lt MCU gt gu P SS pP T D i p riodique produit quand les puissances de conseil
112. ammes Choisissez le dossier d option de menu initialisent la chaine Vous pouvez devoir cr er un nouveau projet pour que cette option de menu soit disponible l impact devrait d tecter 2 dispositifs dans la cha ne de JTAG xc3s1000 et xc18v04 Pour chaque article dans la chaine l impact vous dirigera choisir un dossier de programmation pour chacun Pour le xc3s1000 serrez la d viation l impact demandera alors un dossier de programmation pour programmer le dispositif xc18v04 Choisissez le dossier spartiate de mise jour de progiciels fourni par Dini Group lt prom flp mcs gt Coup ouvert E MPAG Boundary Scan File Edit View Operations Output Debug Window Help zg E XBOX xiii Gio t aalBoundary Scan alSlaveSerial amp alSelectMAP SalDesktop Configuration SalDirect SPI Configuration E System CE xc3s1000 xc18v04 E PROM File Formatter file UTI Right click device to select operations IMPACT Processes perations E Boundary Scan INFO iMPACT 501 1 Added Device xci8vO04 successfully Manufacturer s ID Xilinx xc3s1000 Version INFO iMPACT 1777 Reading C Xilinx spartan3 data xc3s1000 bsd INFO iMPACT 501 1 Added Device xc3s1000 successfully PROGRESS END End Operation Elapsed time 0 sec BATCH CMD identifyMPM Transcript Gu V Output Eror Warning Configuration Platform Cable USB 6 MHz usb hs Figure fe
113. andant le conducteur pour lt un conseil de groupe de Dini avec le PCI de Virtex 5 expr s gt Le clic lt choisissent un conducteur pour installer gt gt Cliquez lt ont le disque et passent en revue D PCIe Software Applications V Aetest N wdmdrv N drv N dndev inf 6 1 1 Employez AETest Courez AETEST wdm L application d AETest devrait montrer son menu principal e Sumbolic link is pc iffuen_174f amp deu_1864 amp subsys_186417df Breu DAG f be 2 CODE 8f6 fBb1da27 6ac7 4d1if 9eb8 1daf1b7e7131 Got ConfigFPGA_id 0Bx lt ffffffff Found Device vu17df d1865 name DN800DBKR10PCIE Uirtex4 PCI Express Board Compiled on Sep 18 2006 at 13 55 46 press any key Figure 15 Ecran d claboussure Si cette fen tre indique quelque chose comme lt GUID non trouv gt alors le conducteur n est pas install correctement Signez le directeur de dispositif de fen tres et voyez si un dispositif avec VID 0x17DF et PID 0x1900 est l ASIC Emulator PCI Controller Driver v9 Compiled on Sep 18 2006 at 13 55 44 P gt PCI Menu M gt Memory Menu FPG s stuffed B C Interconnect test Read clock frequencies MGT Menu Production Tests Menu Quit PCI BASE ADDRESS 7000000 i f6000000D 2 f 4000000 4 f3000000 5 f5000000 f2000000 Please select option m Figure 16 Menu de force d AETest C est le menu avec quelques choses que vous pouvez faire Lire et cr
114. andard 10 not GCLK Figure 58 Pas l aide des goupilles de GCLK Malheureusement il y a un long biais 13ns de l arriv e de l horloge aux bascules de FPGA A et de FPGA B Ce qui est plus mauvais un DCM pourrait tre employ pour expliquer le retarder parce que le cheminement entre les goupilles et le DCMs n est pas dans le chemin de r troaction En outre il y a des d gradations dans l ex cution de l horloge comme la basse fr quence maximum d formation de coefficient d utilisation frousse probl mes le bas poids de naissance pr cision pauvre d analyse de synchronisation et le biais contradictoire d un endroit et conduisent l autre Ophelia devrait utiliser une goupille de GCLK sur FPGA A Elle devrait employer le r seau d horloge de FBB la place 5 8 2 2 Employez toujours bas biaisent le r seau Mel Loewe 12 un v t ran de conception de l an ASIC a synth tis une fr quence dans FPGA B Il emploie cette fr quence dans FPGA B pour ses sorties d E S et conduit galement l horloge dehors FPGA A en utilisant le r seau de FBB que je lui ai dit d employer Dans FPGA A cette horloge entre sur une goupille de GCLK et est employ e pour synchroniser les entr es de FPGA A FPGA A FPGA B GCLK Pin Figure 59 Ne pas employer une t troaction externe Oops Mel a quelques violations de temps de prise sur FPGA B parce que les externes retardent de l horloge de FPGA B FPGA A ne sont pas refl t s da
115. ande de fournisseur d gage un FPGA La direction est DEHORS La taille est 0 La valeur repr sente quel FPGA devrait tre s est d gag 0 est FPGA A 1 est FPGA B et ainsi de suite 7 1 2VR SETUP_CONFIG Cette demande de fournisseur doit s appeler avant d envoyer des donn es de configuration un FPGA Il indique au DN9200K10PCIES8T quel FPGA devrait recevoir le prochain jet de configuration envoy USB fini Il d gage galement ce FPGA de sa configuration courante La direction est DEHORS La taille est 1 Dans l amortisseur est une repr sentation de nombre quel FPGA devrait tre choisi 0 est FPGA A 1 est FPGA B 2 est FPGA C et ainsi de suite 7 1 3VR END CONFIG Cette demande de fournisseur de selects et FPGA de sorte que les donn es de configuration envoy es aillent aucun FPGA et v rifie le statut de configuration d un FPGA 7 1 4VR SET EPOTC taille d amortisseur lu La demande de fournisseur de SetReadBufferSize doit tre employ e avant que n importe quel lt volume ait lu le transfert en masse Ceci place la taille en bytes des donn es qui seront demand es par le transfert en masse Si cette demande de fournisseur n est pas envoy e avant que le volume ait lu le comportement est non d fini La direction ess DEHORS La taille est 0 La valeur est le nombre de bytes exig s pour le prochain transfert en masse 7 1 5 VR MEM MAPPED registres de configuration Ce fournisseur que la demande permet l
116. ans la page 2 BAR2 est trac etc Void User space pointer mmap NULLE bar sizePROT READ PROT WRITE MAP SHARED les filedes desired bar number getpagesiz 0 Maintenant des acc s expr s de PCI peuvent tre accomplis en d r f renciant le user space pointer 5 Mise jour des progiciels Le groupe de Dini peut lib rer des difficult s de bogue de progiciels ou des dispositifs suppl mentaires au DN9200K10PCIEST Si une mise jour de progiciels est lib r e vous devrez t l charger ce nouveau codez au flash de progiciels du DN9200K10PCIEST Il y a trois dossiers de progiciels que le groupe de Dini peut lib rer Flash de MCU Le microcontr leur bord commande la configuration de FPGAs l arrangement des horloges des transactions d USB des sondes de temp rature du CompactFlash et de divers d autres fonctions Le progiciel est stock sur un morceau instantan Flash spartiate La lt config gt spartiate FPGA commande les circulations de donn es pour l autobus principal PCIe et USB le CompactFlash et quelques autres fonctions Ce FPGA est programm d un PROM de configuration de Xilinx Parfois ce bal d tudiants doit tre mis jour Flash expr s de PCI Si vous employez de lt point final expr s de PCI pleine fonction maintenant la conception avec DMATM y quip e de panneau d faut alors le groupe de Dini peut offrir des mises jour et des dispositifs ce point fina
117. ant le programme de contr leur d USB de fen tres en utilisant le menu de lt MainBus ou d AETEST pour l acc s expr s de PCI Toutes les adresses sur l autobus principal sont 32 bits Chaque adresse contient un mot de 32 bits Par convention chaque FPGA a une gamme fixe de m moire FPGA A r pondra tous les acc s de mb dans la gamme 0x00000000 OXOFFFFFFF FPGA B r pondra aux acc s de 0x10000000 0x1FFFFFFF D autres adresses ne sont pas d finies Les adresses donn es ci dessous sont des excentrages de l adresse de base de n importe quel FPGA donn Quelques registres sont inadmissibles pour tout le FPGAs Quelques adresses sont inadmissibles pour des conceptions de la r f rence de tout les groupe de Dini L essai principal n a pas des registres de LVDS et l essai de LVDS n a pas les registres DDR2 Une partie du peu d adresse est d cod e comme lt ne vous inqui tez pas gt le peu Par cons quent les acc s aux adresses non d finies peuvent changer la substance Adresse Gamme 0x00000000 Ox07FFFFFF 0x08000001 0x08000002 0x08000003 0x08000004 0x08000005 0x08000006 0x08000007 0x08000008 0x0800000A 0x080000011 0x080000012 0x080000013 0x080000014 0x08000001B 0x08000001C 0x08000001D 0x08000001E 0x08000001F 0x08000021 0x08000022 0x08000023 0x08000024 0x08000025 0x08000032 0x08000033 Horloge DDR2 0x0800003F Registre Nom DDR2 DDR2HIADDR IDCODE DDR2HIADDRSIZE
118. arall le commutation quilibr aux donn es 20 Autobus principal L autobus principal est l interface que le DN9200K10PCIES8T emploie pour apporter l USB et l acc s de PCIe tous les deux Virtex 5 FPGAs Si vous voulez utiliser l USB dans votre conception ou voulez l acc s de PCIe sans mettre en application PCIe dans FPGA alors vous devez mettre en application un autobus principal slave dans votre FPGAs Les conceptions de r f rence incluent un tel contr leur et vous tes libre pour l employet Conduisez la force Veuillez utiliser l IOS de force le plus lev d entrainement disponible 24mA 20 1 Signaux de mb Le DN9200K10PCIEST en plus de l interconnexion dense disponible entre FPGAs dans une topologie de Point to Point fournit un autobus signal large du mb 36 qui est reli aux deux Virtex 5 FPGAs MICTOR FPGA A FPGA B Virtex 5 Virtex 5 LX110 LX220 or LX110 LX220 or LX330 LX330 FF1760 FF1760 Figure 95 Sch ma fonctionnel principal d autobus Ces signaux sont r serv s pour la communication expr s d USB et de PCI en utilisant l interface d autobus principal 20 1 1 Mb contre D sambiguisation de MainBus J essaye mon meilleur pour dire lt MainBus gt quand je parle de la d finition d interface qui permet FPGAs d acc der l USB et au PCI expr s J essaye de dire le lt mb gt quand je parle des 36 signaux physiques r els que ces interfaces emploient 20 1 2 l m
119. bas conduisez le r glage DRIVE 2ma dans le dossier de ucf ou en rendant le rebond de rendement rapidement haut et bas comme mon chat R f rence de partie Nom de LED Couleur DS39 DS40 DS41 DS42 UTILISATEUR LED FPGA A JAUNE DS43 DS44 DS45 DS46 DS47 DS48 DS49 DS50 DS51 DS52 DS53 DS54 DS59 DS60 DS61 DS62 UTILISATEUR LED FPGA A ROUGE DS55 DS56 DS57 DS58 UTILISATEUR LED FPGA A VERT DS63 DS64 DS65 DS66 UTILISATEUR LED FPGA B JAUNE DS67 DS68 DS69 DS70 DS71 DS72 DS73 DS74 DS75 DS76 DS77 DS78 DS83 DS84 DS85 DS86 UTILISATEUR LED FPGA B ROUGE DS79 DS80 DS81 DS82 UTILISATEUR LED FPGA B VERT T1 Ethernet LINK1000 VERT T1 Activit d Ethernet JAUNE DS21 Ethernet LINK100 VERT FPGA A et B chacun ont un total de 24 utilisateur acc s LED Les LED num ro 0 23 L endroit de l IOS employer pour ces LED peut tre trouv dans le dossier fourni d UCF ou le netlist Le nom de chaque LED est marqu dedans silkscreen c t de la LED 17 3Ethernet LED Ces LED sont command es par l Ethernet PHYS reli FPGA B Ils peuvent galement tre utilisateur contr leur en pla ant des registres dans l interface s rie du PHYs Figure 84 Rep re d Ethernet Le T1 et le T2 sont les ces RJ45 sur le bord sup rieur du conseil Il y a un jaune et une LED verte incorpor s dans ce connecteur faisant face au bord de conseil 17 4 Puissance LED Ces LED indiquent est une ou plusieurs alim
120. ce de Mictor 24 1 FPGA un Mictor Le Mictor reli FPGA A a un total de 34 signaux 32 plus deux d clenchements Le niveau de tension de chaque signal est d termin par le niveau de tension de la banque que le signal se relie Vous pouvez devoir changer le niveau de d clenchement de votre analyseur de logique Les banques de tension de carte de fille gt quand aucun daughtercard n est install sont 1 2V employez un niveau de r f rence 0 7V 2 5V J10 R1114 Do Not Connect 47K l L2 MICTOR A VREF MICTOR 3 MD M MICTOR 433 MICTOR CLK MICTOR 51 MICTOR MICTOR 30 MICTOR MICTOR 429 MICTOR MICTOR A28 MICTOR MICTOR 27 MICTOR MICTOR 426 n OR A25 A OR A24 MICTOR 23 2 5V MICTOR A22 MICTOR 1 MICTOR A20 MICTOR A19 MICTOR AlS MICTOR A17 MICTOR A16 VIO DCA2 and VIO DCA1 MICTOR Ex 2 T67004 2 CONN MICTOR38 Figure 106 Circuit de Mictor A Ce diagramme montre comment les tensions sont command es sur le connecteur de Mictor Les tensions de VIO DC peuvent facilement tre chang es si n cessaires 24 2 FPGA B Mictor Le FPGA B Mictor est goupill dehors exactement comme celui sur FPGA A mais les fentes de tension sont diff rentes Les tensions de banque de daughtercard sont 1 2V employez une r f rence 0 7V Cette tension peut tre chang e facilement si n cessaire 1 Do Not Cornect 2 GND E gem 2 4 MICTOR B32 5 gt 20 6 MICTOR B33 VIO DCBT1 1 MICTOR Bi5 7 dux 6
121. ce physique est la responsabilit d utilisateurs Pour votre convenance un modele d utilisation est donn pour beaucoup d interfaces o la synchronisation est garantie par le mat riel Typiquement pour obtenir la meilleure ex cution d E S du FPGA l utilisateur emploiera un DCM dans le FPGA pour compenser le retarder du r seau interne d horloge En utilisant cette m thode les param tres de synchronisation pour le FPGA sont donn s ci dessous Horloge dehors au temps 3 37 NS temps d Entr e horloge installation 1 0 NS temps de Horloge entr e prise 0 NS Des pi ces plus lev es de cat gorie de vitesse ont pu avoir am lior l ex cution Si l ex cution additionnelle est exig e il y a deux possibilit s Utilisation et chemin externe de r troaction d horloge pour le DCM Ceci r duira horloge dehors au temps environ z ro mais peut galement causer un temps de prise diff rent de z ro Employez un DCM pour ajuster dynamiquement les phases de rendement et d entr e des horloges Ceci laissera une fr quence maximum de fonctionnement de 500 m gahertz 900 m gahertz selon le biais d E S Cette m thode est exig e galement sur des interfaces o il y a biais significatif d horloge entre le FPGA et le dispositif externe comme cartes ou DDR2 SODIMM s de fille Employez toujours les contraintes de synchronisation du minimum E S dans l UCF parce que ces contraintes emp cheront des bascules d obtenir
122. com Les versions les plus r centes des documents suivants sont trouv es sur la page Web de produit http dinigroup com DN9200k10PCIe 8T php Le manuel d utilisateur ce document Errata de conseil si existe Promesses sauvages de vente Mises jour constamment am liorer le contr leur Windows d USB ex cutable Liens d autres choses que vous pourriez acheter 5 3 Errata Liste Les errata couvrent disponible chez www dinigroup com des listes tous les cas o le DN9200K10PCIEST s av re pour avoir n arrive pas atteindre des caract ristiques annonc es ou o une erreur dans les sch mas ou la documentation est susceptible de causer une erreur de difficile correction pat l utilisateur 5 3 1 Errata existants La liste d errata tait vide chez le 1er ao t 2008 5 4 Conception de r f rence La conception de r f rence met en application quelque chose sur chaque utilisateur E S dans le dispositif Pour beaucoup d utilisateurs l UCF a fourni en conception de r f rence est le document primaire de r f rence 5 5 Sch mas et Netlist Des sch mas non modifi s sont inclus dans le CD d utilisateur comme pdf Employez le dispositif de recherche de pdf pour rechercher des filets et des pi ces 5 5 1 Netlist Au lieu de fournir une version compr hensible par une machine du sch ma le groupe de Dini fournit un netlist des textes du conseil Ce netlist contient tous les filets sur le conseil qui se relient
123. contr leur d USB Laisse ex cuter deux essais Assutez vous que la conception de r f rence est configur e dans les les deux FPGAs 5 3 1 Fr quences de base D abord frappez le bouton lt permettent gt d USB FPGA communication Du menu lt de conception de r f rence choisi relisez les fr quences de base Choisissez n importe quel FPGA qui est configur Il devrait imprimer une liste de toutes les horloges reli es celle FPGA avec sa fr quence mesur e partir de dans la logique de FPGA 5 3 2 DDR2 Si vous n avez pas les modules DDR2 install s dans les douilles de m moire vous pourriez aussi bien sauter cette tape moins que vous voudriez simuler ex cuter l essai en tat d chec Si vous n avez pas d j frappez le bouton lt permettent d USB FPGA communication gt Ceci doit tre fait avant que le programme puisse agir l un sur l autre avec la conception de r f rence L essai DDR2 exige de certaines fr quences d tre plac es pour qu il travaille sans erreurs Les arrangements corrects sont GO 250Mhz G1 250Mhz G2 200Mhz En plus les fr quences de base changeantes tandis qu une conception de FPGA fonctionne peuvent causer des erreurs dans la logique Pour combattre ceci que vous devrez remettre z ro la logique dans le FPGAs Vous pouvez faire ceci en appuyant sur le bouton remis z ro lt par utilisateur gt sur le conseil partir du menu de m moire de FPGA choisi
124. creen du DN9200K10PCIEST Au lieu de cela il y a un t moin d tiquette quel filet de puissance le point test de mesure est reli Ces points test de mesure sont reli s par les traces minces qui ne sont pas capables de conduire plus que 100mA du courant Vous devriez seulement employer ces points test de mesure pour le sondage Que les mesures de bruit il vaut mieux emploient les points test de mesure c t de chaque alimentation d nergie 25 10 La chaleur La dissipation maximum de puissance soutenue pour chaque FPGA est 25W Utilisant les ensembles fournis de radiateur et de ventilateur FPGAs restera sous la temp rature de jonction recommand e maximum 85 C Si votre conception d passe cette limite vous pouvez assumer la temp rature des augmenter 2C de dispositif pour chaque watt au dessus de cette quantit vos utilisations de conception Mettez ce nombre dans les arrangements de l analyseur de synchronisation L alimentation lectrique d une conception peut tre estim e utilisant l outil d estimateur de puissance dans ISE 10 1 Pour ce calcul on assume que le conseil est dans une temp rature ambiante de 35 C Dans une caisse ferm e d otdinateur la temp rature ambiante augmentera Nous avons des ventilateurs et des radiateurs alternatifs qui peuvent aider r duire la temp rature de FPGA Nous pouvons vous embarquer certains si vous demandez 25 10 1 Ventilateurs Les unit s de ventilateur attach es au dessus
125. cteur de Solaris ne soutient pas DMA 9 3 9 2 Le registre de configuration crit Des arrangements de conseil horloges temp ratures de FPGA etc peuvent tre chang s au dessus de PCIe en acc dant l interface lt de registre de configuration gt Une description des registres dans cette interface est dans la section de configuration de ce chapitre crit Pour crire un registre de configuration crivez BARO 0x258 excentr Envoyez un mot de 32 bits des donn es Ces donn es sont cod es comme suit Peu 31 16 Adresse lt de registre de configuration gt dedans seulement les adresses 0xDF00 0xDFFF sont valides Voyez la carte lt de registre de configuration gt dans la section lt de section de configuration gt Peu 15 8 Ignor Peu 7 0 La valeur de donn es crire au registre Lit Pour lire partir d un registre de configuration lisez un byte de PCIe une adresse dans Bar0 cod comme suit Peu 31 24 Le DN9200K10PCIEST BARO Peu 23 16 les 8 bits inf rieurs de l adresse du registre de configuration que vous voudriez lire Les 8 bits sup rieurs doivent tre OxDF ou lu ne sera pas valide Peu 15 0 0x0260 9 3 9 3 Autobus principal L interface de bus principale est comment vous pouvez communiquer tout le FPGAs sur le DN9200K10PCIEST au dessus de PCIe FPGA non simplement A La largeur de bande disponible au dessus de l autobus principal est beaucoup inf rieure celle de P
126. ction maintenant la conception fournie de TM avec DMA y Autrement vous avez les options suivantes 9 4 1 Aucune conception Vous pouvez mettre en application votre conception directement dans le LXT se reliant directement au Xilinx MGT Dans ce cas ci vous devrez apprendre les particularit s du MGTS et vous devrez convertir le rendement du MGT en PIPE assez facile Vous pouvez galement employer le LXT comme FPGA additionnel dans la caisse que vous n actionnez pas dans une fente expr s de PCI du tout 9 4 2 PIPE La PIPE bitfile fournit la capacit d avoir une norme 125 m gahertz interface de 16 bits de PIPE Comme la conception de plein fonction vous tes requis d utiliser dans FPGA un module d interface fourni Ce module prend soin de la traduction du GTP indig ne principal dans une interface standard de PIPE Il prend galement soin de la synchronisation et de synchroniser externes d autobus FPGA A PIPE Conversion Module Standard Provided PIPE or PIPE2 Bit file provided PCI Express GTP 250 MHz Soft PCI Express 1 1 or 2 0 Core PCLK 125 Mhz Figure 72 Sch ma fonctionnel de conception de PIPE ZEIT EA tdi E MERI EBE HgB9250 JEN LEE Ces modifications ne sont pas sur le CD d utilisateur mais peuvent tre produites pour convenir vos besoins sur demande 9 4 3 Noyau de PIPE de ralentissement Il peut tre provocant endtoit et conduisent un IMPER expr s de PCI dans un
127. ctionnalit du logiciel fourni Les d tails d ex cution pour l USB distance embarquent des op rations et des instructions de service pour d velopper votre propre logiciel de centre serveur d USB 1 4Mat riel Ce chapitre doit tre employ comme r f rence pour l usage des diff rents circuits disponibles l utilisateur En mettant en application une interface sur le FPGA vous devriez lire sa section correspondante en ce chapitre dans la conjonction avec les datasheets de pi ces et le sch ma de conseil 1 5 La conception de r f rence Ce chapitre d crira des parties des fichier projets fournis de code et de FPGA qui semblent comme elles sont importantes Les utilisateurs tr s au courant des conseils de FPGA n emploieront pas probablement les conceptions de r f rence Les gens nouveaux au d veloppement de conseil de FPGA pourraient vouloit commencer partir d une des conceptions d exemple 1 6 L information de commande Ce chapitre contient une liste des options disponibles et de l quipement facultatif disponible pi ces et de l quipement sugg r s fournis par des fournisseurs de tiers En outre informations sur le conseil qui n a rien faire avec employer r ellement le conseil 2Assistances Certaines pr tentions sont faites au sujet des assistances de ce manuel Au dessous de est une liste des qualifications n cessaires pour employer avec succ s le conseil et le manuel Une ressource est sugg r e pour dava
128. dans le bitgen sont compatibles avec le DN9200K10PCIEST Actuellement avant de configurer le FPGA en utilisant n importe quelle m thode except J TAG la section de configuration affirme le signal de PROG du FPGA l espace libre il Pour cette raison l option neutralisez SelectMap dans le bitgen n a aucun effet Sur chaque FPGA le signal FAIT est reli une LED bleue situ e c t de chaque FPGA Ce signal donne une indication rapide de que chaque FPGA soit configur ou pas 2 5V 0 330 Ohm Ut 37 D OUT BUSY D FPGAA DONE DONE WB AVSS D D VREFP D RSVD H RSYD 1000 Hh np n LAE225 Figure 41 Circuit FAIT de LED IEMSUH RHE D r0yg ER SUR J JEBHJS AH Griet EME f ILJRPRHFPGAs Le soin doit tre pris que la conception de FPGA ne conduit pas ces signaux jusqu ce qu apr s que tout le FPGAs aient t configur s La section de configuration affirmera le signal de FPPGA RESET jusqu ce que ceci se produise configuration de CompactFlash seulement Si vous employez les donn es de SelectMap signalent comme interconnexion connectant au conseil l aide de l USB ou le PCI peut interf rer votre conception moins que le logiciel fasse attention Certainement le contr leur d USB de programmes les AETEST et l AETest USB fournis n ont pas t crits avec cette possibilit l esprit Si en utilisant ces signaux comme interconnexion la norme appropri e d entra
129. dans un chapitre post rieur L information de commande 18 4Modules incompatibles Le sch ma 92 Module lunaire 18 5 Points test de mesure Chaque interface DDR2 expose cinq signaux comme points test de mesure situ s sur le fond du juste de carte sous le connecteur de SODIMM Ces signaux sont DQ0 DOSOp CK0p RAS et CASH Les points test de mesure sont marqu s dedans silkscreen Les points test de mesure pr s de DIMMA font partie implicitement de l interface de DIMMA et ainsi de suite Y or WH pos 8 OO Figure 93 Rep re de point test de mesure de signal de DIMM 19Interconnexion de FPGA L interconnexion de Point to Point sur le DN9200K10PCIES8T est con ue pour fonctionner la fr quence maximum de commutation possible sur le DN9200K10PCIEST La norme de commutation la plus rapide disponible sur le Virtex 5 FPGA est LVDS Employer cette norme sur l interconnexion d un DN9200K10PCIEST nous avons d montr des fr quences de changement aussi hautes que 950Mbs Un sch ma fonctionnel de l interconnexion de Point to Point est ci dessous Figure 94 Sch ma fonctionnel d interconnexion L interconnexion dans le diagramme ci dessus est embrouillant d crite en tant qu ensembles de deux autobus Le ab est l autobus entre FPGA A et FPGA B Il contient 100 lt signaux de p gt qui sont disponibles seulement si vous avez deux LX330s 100 lt signaux de n gt qui sont disponibles seulement si vou
130. de zip contenant d autres dossiers de zip ou certains types de dossiers d image comme attachements car nous ne recevrons pas ces email dus la technologie de module de balayage de virus ultra Veuillez inclure le num ro de s rie du conseil dans votre email Ceci nous permettra de mettre en r f rence nos disques concernant votre conseil Avant d entrer en contact avec le soutien des checs de mat riel vous devriez accomplir ce qui suit 1 Suivez les tapes de correction dans les sections de d pannage la fin du chapitre de mat riel et dans toutes les sections applicables d interface 2 Examinez les interfaces applicables en utilisant le logiciel fourni et les dossiers de bit l aide liminent des checs de mat riel Chapitre 2 Guide rapide de d but Le groupe DN9200K10PCIEST de Dini peut tre employ et command en utilisant beaucoup d interfaces Afin d apprendre l utilisation des interfaces les plus fondamentales du panneau configuration de FPGA transfert de donn es d USB etc suivez svp les instructions de ce guide rapide de d but Le guide te montrera galement comment ex cuter l essai du mat riel du conseil pour v rifier la fonctionnalit de conseil Le conseil a t d j examin l usine 1 Mat riaux fournis Examinez le contenu de votre kit de DN9200K 10PCIEST Imprimez cette page et cochez ce qui suit L1IDN9200K10PCIEST conseil C Carte instantan e compacte contenant dossiers d
131. de DIFF TERM l IBUFDS dans le r cepteur FPGA mesure que la fr quence de communication synchrone entre FPGAs augmente l utilisateur doit mettre en application des techniques plus difficiles Certaines de ces techniques sont d crites ci dessous avec une gamme de fr quence approximative pour leur ex cution 0 M gahertz Quoi que 20 M gahertz L utilisateur devrait employer le lt paquet FRIOBs gt en employant des attributs de synth se le rendement retardent pour chaque rendement et le temps d installation pour chaque entr e est une valeur connue 100 M gahertz Employez DCMs dans chaque FPGA pour liminer la variation du biais de r seau d horloge interne chaque FPGA et pour r duire horloge dehors au temps L horloge doit tre relax 250 M gahertz Employez les amortisseurs de DDR synchronisant et de DDR E S 300 M gahertz Employez synchroniser source synchrone entre FPGAs L horloge est conduite avec donn es pour chaque autobus Le FPGA de r ception emploie le signal d horloge re u sur a Goupille de lt cc gt pour synchroniser l IOS dans l autobus Un l ment d IDELAY sur la goupille de cc l entr e retarde l horloge en ce qui concerne les donn es par une quantit fixe pour en laisser temps d installation 550 M gahertz Employez la construction de Virtex 5 dans des modules dISERDES et d OSERDES 600 M gahertz Employez Virtex 5 dispositifs de PLL pour r duire la frousse de cycle cycle sur le
132. de Q Ceci a comme cons quence les arrangements suivants ADDR 00000 Adresse de MDIO CLKOUT VRAI Conduit le signal CLK_ETH_125 PAUSE 00 Je ne sais pas R TROGRADATION FAUX Je ne sais pas VITESSE 00 Mode de Gigabit seulement ACTIPHY FAUX Je ne sais pas ce qu est ce BIAIS 11 Ceci commande le MII chronom trant Il pro bably ne travaillera pas jusqu ce que vous placiez ceci MODE DE CALIBRAGE D IMPER 0O Les LED sur le connecteur RJ45 sont command es par le PHY La LED ambre indique que l activit et la LED verte indique le lien en gigabit La LED DS64 situ c t du connecteur RJ45 indique le lien en mode 100Mbit 10Mb le lien LED n est pas configur La prise chaude est acceptable sur un raccordement 1000Base T L Ethernet PHY fonctionne avec l IP d Ethernet de Xilinx mais seulement dans 10 et modes 100Mbit 21 3 MII interface L interface physique est 1000Base T 100Base T ou 10BaseT Il a un connecteur modulaire du mod le RJ45 Il est reli par un transformateur Il est chaud permutable Let VS ir VSCB401 LEDI LED1 Di D1 D2 D826 1X1T 23 OPTD BEL 01810 Figure 100 circuit 1000Base T La coupure sch matique ci dessus est inutile mais des sembler frais et technologiques Je ne sais pas quoi encore pour dire ce sujet Recherchez 1000Base T 21 4 EPROM externe Chaque FPGA qui a un connecteur d Ethernet l dessus galement a un
133. de configuration VR CLEAR FPGA 0x90 D gagez PROGn un FPGA VR SET EPGTC Oxbb Placez la taille du transfert en masse lit a exig VR SET EP2TC Oxba Placez la taille du transfert en masse lit a exig VR SETUP CONFIG Oxb7 Mettez le point final d USB dans configurent le mode VR END CONFIG Oxbd Mode de configuration de fin exig VR ENABLE MSD 0xC0 Mettez le point final d USB en mode de lecteur de cartes VR DISABLE MSD OxC1 Mode de lecteur de cartes de finition VR DEFAULT ENABLE MSD 0xC2 Mettez le point final d USB dans le mode de lecteur de cartes VR DEFAULT DISABLE MSD 0xC3 Mode de lecteur de cartes de finition permanent VR FLASH VERSION Oxb2 Version lue de progiciels de instantan VR SM CD Oxb8 VR BOARD VERSION Oxb9 Lisez le type de panneau DN9200K 10PCIE8T FLASH VERSION ADDR 0x08 Version lue de progiciels de instantan encore Chaque demande de fournisseur a une direction un type de demande une demande et des champs d indicateur de valeur de taille et d amortisseur Le type de demande est toujours TYPE VENDOR Le champ de demande est l identification num r e dans la table ci dessus La valeur et les donn es dans les domaines d indicateur d amortisseur sont fournisseur demandent le d tail Le champ de taille est le nombre de bytes dans l amortisseur Les d tails de la fa on mettre en application une demande de fournisseur sont en dehors de la port e de ce manuel 7 1 1VR CLEAR FPGA Cette dem
134. de correction de JTAG sur le DN9200K10PCIEST vous n avez pas besoin de configurer par l interm diaire de JTAG 13 2 En t te de mise jour de progiciels Les progiciels mettent jour l en t te J6 de JTAG ne devraient pas tre employ s moins que vous mettiez jour les progiciels de DN9200K10PCIEST Cet en t te est employ avec un USB de plateforme de Xilinx ou un c ble du parallele IV Les instructions pour mettre jour les progiciels sont dans le chapitre de logiciel de contr leur 13 3 D pannage Si vous avez des probl mes obtenir JTAG pour travailler pour essayer de relier le c ble d USB de plateforme de Xilinx l en t te et au fonctionnement de JTAG l impact de programme de Xilinx l impact produira d une notation d chec la laquelle vous pouvez email support dinigroup com Si vous avez un conseil promu mentionnez svp ceci dans votre email 14Interface RS232 L acc s RS232 est disponible tout le FPGAs par l en t te PA lt FPGA RS232 gt Pour se relier cet en t te employez les 1 fournis le c ble header to DB9 relier la porte s rie d un PC Les signaux de TX et de RX emploient le protocole des donn es RS232 ainsi le FPGA devra mettre en application un UART dans sa logique Toute la part de FPGA les m mes signaux de RX et de TX ainsi seulement un FPGA devrait employer l interface la fois RS232 exige un 12V 12V signalant de niveau qui n est pas disponible sur Virtex5 FPGAs
135. de de DCLK dans le dossier de main txt Pour d autres dispositifs de PLL tels que la gamme de fr quence et divisez multipliez vous devez lite la fiche technique de PLL et employer la commande TRAC E PAR M MOIRE dans le dossier de main txt de placer le S0 les signaux S2 et S3 de S1 du PLL Notez que l assortiment de phase entre le FPGAs et les connecteurs est des goupilles de FPGA aux goupilles de daughtercard et du connecteur de SMA aux goupilles de FPGA donc du retarder sur le daughtercard et sur le c ble de SMA n est pas expliqu Le d faut pour le PLL est teint ainsi par d faut l assortiment de phase ne se produit pas 5 3 2 Entr e de SMA L horloge EX TO peut tre l originaire d une paire d entr es de SMA J10 J11 Ces connecteurs de SMAs peuvent tre branch s une source diff rentielle ou une source assym trique Pour assym trique reliez au connecteur de P ou de N L oscillation de tension doit tre entre 0 15V et 3 3V Ka R62 R59 100R 100R CONN_SMA LIGHTHORSE SASF546 P26 Xi funis Wee a 6 CLKIN DCAn nCLKO ao a 3 4 CLK USERpc CLK USERp nQ0 CLK USERRc T CLK USERN CLKi us Q1 H7 2 gt CLK_EXTO_Ap 100R 2 i 1 T nCLK1 nQ1 21 22CLK EXTO An 3 1 C176 Q2 HA SSCLK EXIO Bp 1 4 7uF 3 SYNTH EI CLKSEL lt lt CLKSEL nQ2 24 22CLK EXTO Bn 5 4 s 22 3 SYNTH EXTO SO amp SELO Qs 24 Ee L Reo 3 SYNTH EXTO S1 amp SELI nas L SSCLK_
136. des arrangements sur main txt classent pour tre r vis s D gagez tout le FPGAs Cette commande remet z ro tout le FPGAs les faisant perdre leur configuration Modifiez tout le FPGAs Cette commande de menu est quivalente au choix lt modifient FPGA dans le menu de contexte de chacun du FPGAs Chaque FPGA est s est d gag avant d tre configur e Le dernier dossier de peu qui a t charg par l interm diaire de l USB pour chaque FPGA est charg encore dans le FPGA Si un FPGA n a pas t charg avec employer de dossier de peu ei exemple du contr leur d USB il est saut Remise Cette commande affirme le signal de RESET tout le FPGAs simultan ment C est le m me signal qui est affirm quand l utilisateur frappe le bouton de remise douce utilisateur remis z ro Sa fonction dans la conception d utilisateur est laiss e pour que l utilisateur d finisse Dans la conception de r f rence il cause une remise globale et asynchrone Cette option cause galement le signal de SYS RSTn sur les daughtercards pour tre affirm 1 2 4 Conception de r f rence de FPGA Ce menu n est pas permis moins que permettiez l USB soit serr et au moins un FPGA est configur avec la conception de r f rence Le contr leur d USB sait si c est vrai parce qu il lit un registre principal d autobus qui est mis en application dans la conception de r f rence Si vous compilez la conception de r f rence vous
137. des radiateurs sont actionn es par 5V Chaque ventilateur a son propre connecteur de puissance Figure 115 Rep re de ventilateur de radiateur Les ventilateurs tournent dans le sens contraire des aiguilles d une montre dans l h misph re nordique ou dans le sens des aiguilles d une montre dans l h misph re m ridional 25 10 2Enl vement des radiateurs Les ensembles de radiateur ventilateur sont joints l aide d une agrafe en plastique Il y a un mat riel thermique d interface entre le FPGA et le radiateur qui est l g rement adh sif La mani re la plus facile de les obtenir est au loin d brancher toute puissance de ventilateur et d allumer le conseil Apr s quelques minutes arr tez le conseil et essayez alors de d placer l unit de radiateur ventilateut La volont chaude font gluant le mat riel thermique d interface 25 10 3 ventez les tachym tres Chaque ventilateur de FPGA a un tachym tre reli lui pour la d tection de l chec de ventilateur Si vous avez l intention d employer ce syst me dans un support ou un syst me de production vous pouvez vouloir sutveiller les ventilateurs Les ventilateurs sont probables le moindre composant fiable sur le conseil et peuvent aller le mauvais Nous avons plus 2 5V 45 0V 22 27 2081 R399 9 22 23 2031 3 4 7K R398 FPGA B pon U2 2 LOP CC BS1 2 Ce LON_CC_RSO 2 CAS L1P CC A25 2 LIN CC A24 2 AE L2P A23 2 An L
138. dessus S il s arr te avant d obtenir au menu principal gt puis il a d tect un probl me et s est arr t avant de permettre l USB Envoyez nous la capture terminale 29 4 Le FPGAs ne programmera pas D abord reliez la borne RS232 et remettez en marche le conseil Habituellement quand un FPGA ne programme pas la section de configuration d tectera le probl me et imprimera un message d erreur cette borne Les probl mes communs que la section de configuration pourrait rapporter sont La syntaxe dans le dossier de main txt est incorrecte Le dossier de peu sur la carte de CompactFlash est pour le type inappropri de FPGA Si le DN9200K10PCIEST rapporte au sujet de l un ou plusieurs FPGAs que lt FAIT n a pas pass 1 il y a alors un probl me avec le dossier de peu Le dossier de peu a pu avoir t produit en utilisant les options de bitgen qui ne sont pas compatibles avec le DN9200K10PCIEST Voyez si le FPGAs configurera en utilisant l USB le PCIe ou le JTAG Quand vous contactez le groupe de Dini pour l appui nous aurons besoin d une capture du rendement de la borne RS232 29 5 Ma conception ne fait rien Assurez vous que l horloge que vos utilisations de conception court Produisez l horloge une LED et sondez la avec un oscilloscope V rifiez le pinout dans votre dossier de contrainte V rifiez le fichier d dition de PAR pour s assurer que 100 de votre IOBs utilis ont des contraintes de LOC Il n
139. do d g C Don t search will choose the driver to install Choose this option to select the device driver from a list Windows does not guarantee that the driver you choose wil be the best match for your hardware C Install the software automatically R install from a list or specific Click Next to continue Back Next gt Cancel lt Back Cancel Figure 11 Magicien d installation de conducteur Dans la fen tre qui appara t choisie installez d une liste ou d un endroit sp cifique Choisissez apr s Cliquez incluent cet endroit dans la recherche et passent en revue Software Applications de D USB conducteur N windows_wdm Choisissez apr s Dans la prochaine fen tre choisissez l article dans la liste lt mulateur du groupe ASIC de Dini gt FINITION de clic Apr s que Windows installe le conducteur vous pourrez voir le dispositif suivant dans le groupe d mulateuts d ASIC gt dans le directeur de dispositif de Windows lt Emulateur du groupe ASIC de Dini 5 2 Fonctionnement du programme de contr leur d USB Courez l application de contr leur d USB trouv e sur le CD de produit dans des _ Software Applications de D NUSB N USBController N USBController exe Quelques patties du programme mon botk si vous essayez d ex cuter le programme du CD d utilisateur sans le copier votre commande dure Will DiNi Products USB Controller m ni sl File Edit FPGA Configuration
140. dresse 0x210 crivez un byte la fois dans le bas peu de ce registre de 32 bits Employez les bytes directement partir du dossier de configuration produit par bitgen Ce jet de byte contient des commandes et des donn es de SelectMap 7 Ordure de coup F PFEP JG IHCONFIG DATA Ceci n est pas exig est votre dossier de bit contient d j assez de bytes pour expliquer de celui que vous ordre de d marrage ait besoin 8 Scrutin FAIT Lu de l adresse 0x208 et de l attente le peu FAIT pour tre haut 9 De select le FPGA facultatif Ecrivez un 0 l adresse 0x208 pour ne choisir aucun FPGA 4 3 4 Par relecture C est PCI fini possible mais non mis en application expr s Vous pouvez employer le par relecture d USB ou le hurlement nous jusqu ce que nous mettions en application le PCI fini aussi bien 4 4 FT EREE II 4 4 1 Fr quences de synth tiseur Les r seaux qui sont originaire des synth tiseurs CLK_ GO CLK G1 CLK G2 peuvent avoir leur CompactFlash USB ou PCI fini r gl par fr quences expr s Afin de placer la fr quence de ces horloges ctivez la configuration appropri e s enregistre Pour utiliser correctement des registres de configuration de PCI exprimez USB ou CompactFlash voient la section sur des registres de configuration Pour placer la fr quence de G0 d composez d abord la fr quence d sir e en son nombre entier et pi ces partielles Codez la pi ce de nombre entier dans bi
141. du Virtex 5 FPGA qu il a assum DCI que vous savez Arrangement la fonction et employer toutes de BUFG ces primitifs est certainement exig s pour faire votre travail de conception DIFF TERM correctement ODDR IOB Le EE Ces tous se rapportent des dispositifs du Virtex 5 FPGA qui est assum cela GTP vous savez Arrangement la fonction et employer ceux ci GTX des dispositifs peuvent tre exig s pour faire votre travail de conception correctement Voyez BUFR Guide de l utilisateur Virtex 5 BUFIO OSERDES IDELAY SSTL LVCMOS LVDCI produire et l entr e LOC IOSTANDARD COMMANDE Ceux ci se rapportent signaler des normes niveaux de tension que sont exig s faites fonctionner quelques interfaces externes au FPGA correctement Quand vous savez le niveau d E S du signal externe qui doit tre conduit il est habituellement suffisamment pour choisir simplement la correspondance norme dans le FPGA Dans le cas quand ce n est pas possible vous tes a compt rechercher la commande standard et s assurer que choisi La classe de rendement de FPGA est appropri e C est la quelque chose dossier de contrainte Ceci avec votre RTL indique le comportement du FPGA une fois qu il a configur L UCF contient des informations sur les goupilles d E S lectriques et la synchronisation comportement Employer un UCF est exig Votre conception ne fonctionnera pas en dehors Rail absolues la terre rapporter un
142. duite par un IC externe haute pr cision de r f rence de tension L entr e primaire de CDA est conduite un point test de mesure diff rentiel Il y a un point test de mesure lt CDA gt marqu pour chaque FPGA 12Remise Il y a deux circuits remis z ro sur le DN9200K10PCIEST On est puissance sur la remise ou lt la remise dure qui tient le conseil y compris les circuits de configuration dans la remise jusqu ce que toutes les alimentations d nergie sur le conseil soient en dessous de leurs tol rances Le deuxi me circuit de remise est la remise d utilisateur lt FPGA remise z ro gt lt bouton d utilisateur gt ou lt remise douce gt 12 1 Remise de puissance Le signal de puissance remise tient le circuit de configuration contr leur micro y compris et 3 FPGA spartiates dans la remise Il fait galement devenir le FPGAs un configur et cause le signal de RSTn sur les daughtercards pour tre affirm Quand le conseil est lt dans la remise gt lt la remise dure gt LED DS20 est rouge allum Il est situ environ pouce au dessus du connecteur d USB Quand le conseil est dans la remise FPGAs ne peut pas tre configur USB ne fonctionne pas l ordinateur principal ne poutra pas communiquer avec le dispositif PCIe ne peut pas acc der aux fonctions de FPGA ou de configuration le dispositif sera toujours accessible de PCIe et les registres QL5064 peuvent tre indiqu s et encore crits
143. e code source pour les progiciels de MCU lt flash gt est fourni dedans _Section_Code de D Config N MCU comme un fichier projet de MicroVision 2 11 de studios de Ke l 7 7 D pannage Si vous ne pouvez pas obtenir l USB pour communiquer avec votre autobus principal d exc dent de conception essayez svp d employer le logiciel de contr leur d USB avec votre conception et d employer la conception de r f rence de groupe de Dini avec votre logiciel Ceci aidera d terminer si le logiciel ou le mat riel cause l erreur Si l USB semble ne pas fonctionner du tout essayez de se relier un ordinateur de Windows et de v rifier si le dispositif apparait dans le directeur de dispositif Si out alors le mat riel fonctionne correctement et il yaun conducteur ou un probl me logiciel Sinon il y a un probl me de mat riel Le conseil a coll dans la remise Mauvaise mise jour de progiciels 7 7 1 Gels de contr leur d USB Les demandes de fournisseur sur le DN9200K10PCIEST bloquent Seulement un peut tre accompli la fois Ceci inclut les demandes de fournisseur comme lesquelles prenez tr s un long terme configurent de CompactFlash gt 10 secondes Pendant ce contr leur d USB de temps une application simple filet e g le quand n importe quelle demande de fournisseur est publi e T oute heure Si un processus choue le contr leur d USB accrochera pour toujours Vous pouvez d brancher l USB ou arr ter le cons
144. e la configuration les lt bit de FPGA requis pour ex cuter l essai de mat riel O Lecteur de cartes USB pour rendre le flash compact C C ble d adapteur pour RS232 en t te 10 pin femelle DB9 C C ble d adapteur pour le PCI les lt graphiques expr s actionnent gt le connecteur Ll D marreur de bloc alim Ll C ble d USB noir ou z bre bart C Mat riel de support pour des cartes de fille LIDISQUE COMPACT ROM contenir Virtex 5 conceptions de r f rence Pdf de manuel d utilisateur Pdf de sch ma de conseil Programme d USB usbcontroller exe Programme de PCIe Aetest exe Code source pour le programme d USB le programme de PCIe et les progiciels de DN9200K10PCIE8T Netlist de conseil O Mousse grise mousse lavable r utilisable de partie 1 1 Conditions de syst me Virtex 5 exige ISE 8 2 toutefois ce guide est crit ISE supposant 10 2 04 est install Versions avant que ceci puisse avoir de diff rentes tapes exig es qui ne sont pas indiqu es ici T l chargement juste 10 2 Le conseil est quip de logiciel qui peut tre employ dans diverses versions de Windows ou de Linux toutefois de ce guide on le suppose que vous avez acc s un ordinateur de 32 bits Intel compatible avec Windows XP SP2 ou SP3 install USB 2 0 et une fente x16 expr s de PCI Autrement on peut exiger diff rentes tapes qui ne sont pas indiqu es ici Empruntez juste la machine de Windows de direct
145. e le sortil ge 0 21 Les valeurs d entr e 0x0C000XXC Nom del AUTOBUS XX Un nom unique de l autobus sch ma Ox xxxxxxx REG DEFAULT OxDEAD5566 Tout registre non d fini 5 Interconnexion simple L essai lt assym trique gt d interconnexion examine la connectivit de C C de FPGA FPGA l interconnexion et le mb signale Pr sent s sur le MainBus sont des registres permettant l interface de commander la valeur de rendement le rendement permettent et entrer la valeur de chacun FPGA FPGA la goupille d interconnexion Chaque goupille sur le FPGAs est tir e haut Ceci permet un programme d essai de trouver simple coller aux d fauts aux d fauts ouverts et aux d fauts coll s ensemble 5 1 Employer la conception La conception peut tre contr leur au dessus du MainBus Les banques de registre se sont reli es l E S sont atrang es dans des autobus Chaque autobus a un code d identification Une banque de registre d OE une banque de registre de PERMETTRE et la banque de registre Les adresses des registres d E S sont comme suit FpgaNum 4 bit MB SEL INTERCON bit 4 busnum 20 bit reg offset 4 bit FPGA NUM RIQUE est 0x0 pour FPGA A 0x1 pour FPGA B 0x2 pour FPGA C MB SEL INTERCON est 0xC le busnum est tout nombre mais seulement les bas valeurs moins que LAST ADDR contraindront les autobus valides le reg offset est 0x0 pour REG OUT 0x4 pour REG OE 0x8 pour REG
146. e mesure a un pullover 1000 install court circuitant les signaux n gatifs et positifs Pour entrer ou rendement diff rentiel vous devez enlever cette r sistance Le nom net sur le sch ma et dans l UCF fourni pour ce signal est CLK DIMMB DQS p n et CLK DIMMA DQS3p n DNI U1 3 TESTPOINTS3 XC5VLX330FF 1760 LOP CC GC 3LAN GC VREF 3 LON CC GC 3 L1P CC K15 Q O GA lo lo e LaP GC VRN 3 L2N GC VRP 3 Figure 54 Circuit de Testpoint d horloge La coupure sch matique au dessus du point test de mesure des expositions FPGA b mais de toute l utilisation de FPGAs le m me pinout Une liste de tous les points test de mesure sur le conseil peut tre trouv e dans la section de points test de mesure Figure 55 Rep re de point test de mesure d horloge Ce signal peut galement tre employ comme chemin externe de r troaction pour un DCM Conduisez une horloge assym trique dehors le c t de lt N gt et recevez la du c t de lt P gt Les externes additifs retardent pour ce chemin de r troaction sont 1 6ns La fr quence maximum pour le chemin de r troaction est de 250 m gahertz 5 7 2 Horloge d Ethernet VSC8601 le dispositif de l Ethernet PHY produit une horloge de 125 m gahertz Les signaux dans le sch ma sont CLK125 ETHA Ce signal est LVCMOSJ25 signaux assym triques La fr quence est fixe Cette entr e d horloge peut tre employ e comme source d usage universel de 125 m gahe
147. e plaint si le conseil n est pas d tect Si le conseil est allum et branch le contr leur d USB devrait pouvoir le d tecter S il pas essai ouvrant le directeur de dispositif Vous pouvez droit cliquez sur l ic ne de mon ordinateur et choisissez tiquette de mat riel et cliquez le bouton de directeur de dispositif Ceci montrera une liste des dispositifs reli s votre ordinateur Si un mulateur de logique de groupe de Dini appara t dans la section d USB alors l USB fonctionne correctement sur le conseil mais le programme ne peut pas se relier lui Il a pu y a un probl me avec l installation de conducteur Choisissez le dispositif de commutateur partir du menu de dossier Si le conseil n appara t pas dans le directeur de mat riel alors le DN9200K10PCIE8T peut tre coinc dans la remise Voyez la section de d pannage dans le chapitre de mat riel En outre v rifiez le RESET rouge LED Aussi bien que fournir la r troaction visuelle le graphique de conseil peut tre employ pour commander la configuration du FPGAs Pour faire ceci droit cliquez sur un FPGA dans le graphique pour montrer un menu contextuel avec les options Configurez d gagez et modifiez lll DiNi Products USB Controller E ni x File Edit FPGA Configuration FPGA Reference Design Mainbus Settings Info Refresh Disable USB gt FPGA Com 2 s Configure FPGA D via USB Clear FPGA D Reconfigure FPGA D
148. e registre de lt mise jour gt 0xDF40 L inscription ce registre causera un probl me dans l horloge De la carte instantan e compacte la source peut tre plac e en employant l instruction de source source Ensembles GO de CO 2 faire un pas horloge 0 source Ensembles G1 de G1 2 faire un pas horloge 1 source Ensembles G2 de G2 2 la lt r troaction A Dans le contr leur d USB partir du menu d arrangements choisissez les arrangements de source d horloge de DN9200K10PCIEST Pour commander G2 de FPGA A le FPGA conduit un signal de l horloge 2 5V sur le rendement de CLK PBA INT 5 2 1 Synth tiseur Circuit La source de synth se de l horloge G0 G1 et G2 est conduite par un morceau de synth tiseur de l horloge si5326 Ce morceau est capable de conduire un ventail de fr quences de rendement La configuration enregistre cette commande que la fr quence de rendement sont capable de configurer correctement chaque multiple de fr quence de 0 125Mhz jusqu 550Mhz Si la fr quence d sir e est entre une de ces tapes ou au dessus ou au dessous de la gamme alors vous devrez employer une carte instantan e compacte Dour placer la fr quence Z GND ALA GND XTAL B 114 285000Mhz dem OSC TXC 7MA1400014 ei Si5326 LVDS U62 QFN50P600X600X90 37N 18 ckin1 ER CKOUT1 V 2 CLKGp2 2 D CKIN1 CKOUTI 3 22CLKGn2 2 E INT C1
149. eil et le contr leur d USB fonctionnera encore La mani re normale d viter des probl mes comme ceci est de cr er un fil mat riel E S s par 8 Ressources de FPGA Q 8 1 FPGA une interconnexion L interconnexion entre FPGA A et FPGA Q est assym trique seulement Toutefois il longueur est galement compl tement assorti avec un additif retardez de 1 12ns Les horloges PCIE PCLKA et PCIE PCLKQ sont galement assorties cette longueur rendant l interface parfaite pour une interface source synchrone sans l alignement de pat peu exig La fr quence maximum r alisable en utilisant cette m thode est environ 300 m gahertz 8 2 E S inutilisable FPGA Q a quelques goupilles d E S qui sont mises directement la tetre Ces goupilles sont AA5 AB5 AF4 AF3 A3 B4 B5 D5 E5 On lui recommande que vous conduisiez ces goupilles avec une valeur basse constante et assigniez un haut conducteur de conduire force au type d E S Ces goupilles sont pr vues pour aider prot ger les goupilles sensibles d alimentation d nergie de RocketIO du bruit de commutation d E S 8 3 RocketlO MGT GTP GTX Chacun des 8 des canaux p riodiques disponibles sur ce conseil est utilis pour le PCI expr s Ils ne peuvent pas tre employ s pour toute autre chose moins que vous branchiez une certaine sorte de carte d adapteur Si vous voulez vraiment nous pouvons fournir ceci pour toi Il pourrait ressembler ceci Fi
150. els spartiates de PROM 3 Flash de MCU 4 LTX Bitfile dossier de sortil ge Tous les progiciels peuvent avoit des interd pendances ainsi chacun des quatre softwares devrait tre mis jour en m me temps 5 2 1 Employer le c ble de JTAG Cette mise jour peut tre accomplie avec le programme de programmation de Xilinx JTAG impact Cette mise jout exige un c ble de Xilinx JTAG Un c ble II du c ble d USB de plateforme de Xilinx 145 ou de l USB de plateforme de Xilinx sont tous deux appropri s Ou vous pouvez mettre jour FPGA spartiate en utilisant USBController sous les lt atrangements information gt lt mettez jour gt le menu spattiate Cette option commence plus longtemps que le c ble d USB de plateforme de Xilinx environ 3 5 minutes la mise jour compl te Reliez un c ble de configuration d USB de plateforme de Xilinx votre ordinateur Quand le c ble fonctionne correctement mais non reli une chaine de JTAG la LED sur le c ble tourne l ambre Une fois reli e au DN9200K10PCIEST la LED tourne le vert Reliez le c ble l en t te de progiciels J9 Figure 30 En t te de mise jour de progiciels Puissance sur le DN9200K10PCIEST Quand le c ble d USB de plateforme est reli un en t te la lumi re de statut tourne le vert Ouvrez l impact de programme de Xilinx avez habituellement trouv Commencez l impact d accessoires de Xilinx ISE gt 10 2 gt de progr
151. ement devrait tre un DIFF_SSTL18 Il est re u par goupille globale d horloge une z CHROMATOGRAPHIE GAZEUSE sur le dispositif Virtex 5 Pour recevoir le signal employez une entr e de LVDS_EXT avec l attribut de DIFF TERM r gl POUR RECTIFIER Les signaux CEO CK1 et CK2 longueur sont assortis ainsi cette entr e devrait tre synchrone l entr e d horloge du module de DIMM Les signaux de DQ et de DM sont synchrones aux signaux de DOS chaque banque Voyez les sp cifications de module de DDR2 SODIMM pour l information sur la synchronisation de cette interface 18 2 1 Synchronisation de DQS Esp A MS E TTBRIDQIIDM A DOS fI EDQSHEHSBUFIORI RSS AT Le contr leur DDR2 fourni n emploie pas cette m thode Il ajuste dynamiquement une horloge globale de DCM aux entt es 18 2 2 Interface s rie Les interfaces de SDA et de c ble coaxial sont reli es aux amortisseurs de 2 5V LVCMOS Externe tirer se l ve sont fournis sur ces signaux L adresse de tout le DIMMs sur le DN9200K10PCIES8T est plac e z ro Vous pouvez sut option avez lu le bal d tudiants IIC outre du DDR2 SODIMM pour d terminer dynamiquement les arrangements corrects pour le contr leur DDR2 Le contr leur DDR2 fourni fait ceci Ou vous pouvez employer notre contr leur DDR2 fourni pour lire le contenu IIC du DIMM employez alors cette information pour configurer votre propre contr leur DDR2 Les signaux de SDA et de c ble coaxial sont galement cond
152. entations d nergie chouent l un ou l autre qui produit une tension qui est trop haute ou si basse La tension que la LED indique est marqu e dedans silkscreen pr s de la LED hab Figure 85 Rep re de panne de courant de LED 17 5 LED inutilis es Ces LED sont command es par les circuits de configuration Une LED VERTE est toujours dessus Un jaune un clignote quand quelque chose limin e se produit Le ROUGE deux ceux signalent quel FPGA subit une certaine sorte d op ration de configuration et feront une pause avec cette indication s il y a une erreur Le but primaire de ces LED si pour le groupe de Dini pour corriger son logiciel ainsi pour moi ne soyez pas tonn si cette information tait p rim e d j Bunt UV EHI Figure 86 Rep re inutilis de LED 18 DDR2 Douilles de DIMM Il y a de deux lt gt des interfaces de douille de la m moire DDR2 sur le DN9200K10PCIEST Par convention le nom de cette interface reli e FPGA A est DIMMA celui reli FPGA B est DIMMB Dans cette section les interfaces peuvent s appeler l interface DIMM gt SODIMM gt ou lt DDR2 l un pour l autre DDR2 SODIMM DDR2 SODIMM 4GB Max 4GB Max i DDR2 controller 1DDR2 controller y 1 provided 1 provided Virtex 5 Virtex 5 LX110 LX220 or LX110 LX220 or LX330 LX330 FF1760 FF1760 Figure 87 Sch ma fonctionnel de DIMM Signalez les noms donn s dans cette section et dans l autre doc
153. entiels l g rement connect s signifiant une fois utilis s diff rentiel ils tirent b n fice des propri t s bruit r sistantes d une paire diff rentielle mais une fois utilis simple fini ly n interf rez pas chaque autre excessivement A B C D E F GH J K E 0400 Ek QO N A B C D E F G H J K Figure 128 Diagramme de pinout de carte de fille Tous les signaux grande vitesse sur le DN9200K10PCIEST y compris des signaux de carte de fille sont conduits contre un plan de r f rence potentiel au sol En cr ant une carte de fille on lui recommande que ces signaux demeurent contre un avion au sol pour maintenir l imp dance de trace Les colonnes centrales de la goupille de connecteur dehors utilisent une goupille arrangement troitement coupl e et diff rentielle de paire qui est uniform ment entour e par les goupilles moulues Au dessous de est une repr sentation graphique de la goupille t ches pour 400 connecteurs broches Notez que c est une vue du derri re du connecteur Les bo tes vertes repr sentent les prises de terre au sol Les goupilles pour un but particulier sont d crites ci dessous 28 2 2 CC VREF DCI Certains des signaux se sont reli s la fille que les en t tes d expansion de carte sont lt hotloge capables gt les entr es sur le Virtex 5 FPGA peuvent tre employ es pour synchroniser source synchrone Dans le netlist de sch ma et de client sur le CD d utilisateur ces goupille
154. ertz SOURCE G1 f 2303 124 7 47 9 216000 m gahertz SOURCE G1 4 15871 624 4 61 9 830400 m gahertz SOURCE G1 2 507 14 6 47 10 160000 m gahertz SOURCE G1 3 23221 799 3 67 10 245000 m gahertz SOURCE G1 d 2303 124 7 39 11 059200 m gahertz SOURCE G1 5 5613 249 5 47 11 228000 m gahertz SOURCE G1 3 3611 124 1 85 11 289600 m gahertz SOURCE G1 7 2303 124 7 35 12 288000 m gahertz SOURCE G1 3 2549 87 6 33 14 318181 m gahertz SOURCE G1 7 2303 124 7 29 14 745599 m gahertz SOURCE G1 4 383 14 6 29 H 16 384000 m gahertz SOURCE G1 5 14111 624 5 3 16 934400 m gahertz SOURCE G1 0 190485 3735 2 45 H 17 734475 m gahertz SOURCE G1 0 6085 119 4 33 17 900000 m gahertz SOURCE G1 7 2303 124 7 23 18 432000 m gahertz SOURCE G1 4 383 14 4 31 H 19 200000 m gahertz SOURCE G1 5 269 11 1 49 19 440000 m gahertz SOURCE G1 d 31249 767 1 49 19 531250 m gahertz SOURCE G1 4 15871 624 0 61 19 660800 m gahertz SOURCE G1 zi 2303 124 7 19 22 118400 m gahertz SOURCE G1 7 2303 124 7 17 24 576000 m gahertz SOURCE G1 1 3909 95 0 45 26 562500 m gahertz SOURCE G1 4 383 14 1 29 H 32 768000 m gahertz SOURCE G1 7 605 31 1 29 H 33 330000 m gahertz SOURCE G1 5 1133 49 5 13 38 880000 m gahertz SOURCE G1 7 403 19 6 7 66 660000 m gahertz SOURCE G1 7 6749 363 7 5 74 175824 m gahertz SOURCE G1 4 383 14 4 7 H 76 800000 m gahertz SOURCE G1 5 575 24 4 7 77 760000 m gahertz
155. es du peu 0 le signal de CLKSEL le peu 1 est le signal de PLLSEL le peu 2 est SO le peu 3 est le signal S1 et 4 mordus est les signaux SEL2 et les SEL3 Exemple Placez CLK_EXTO au SMA entr entr e 1 et d viez le PLL crivez Ox1E SYNTH EST CTRL 0xDF24 4 5Interface de CompactFlash La plupart des arrangements importants sur le DN9200K 10PCIEST peuvent tre contr leur par l interface instantan e compacte Cette interface peut galement tre employ e pour configurer FPGAs L interface de CompactFlash n est pas sous la commande directe de l utilisateur mais est acc d e seulement par la logique de configuration TIS i Bu HIHI Figure 43 Douille de carte de CompactFlash L interface de CompactFlash peut prendre n importe quelle sorte de carte de CompactFlash dont nous savons Si vous trouvez un qui ne fonctionne pas l email il nous et nous peut ajouter l appui La fente est chaud permutable Afin d inciter le conseil configurer partir de la carte vous pouvez Remettez z ro le conseil puissance en le faisant un cycle ou en appuyant sur le bouton de remise de syst me Employez l option de menu de RS232 de lt MCU gt Employez le programme de contr leur d USB ou la demande de fournisseur d USB 4 5 1 Main txt Sur la carte de CompactFlash vous devriez placer un dossier des textes avec le nom de fichier lt Main txt gt Quand les mises sous tension de conseil il liront ce dos
156. eur de bureau On le suppose que vous avez un c ble d USB de plateforme de Xilinx ou d USB II de plateforme pour l usage avec JTAG L utilisation de ce conseil est possible sans ce c ble toutefois ce guide suppose que vous avez un Les tapes pour employer JTAG ou mettre jour des progiciels peuvent tre diff rentes si vous n avez pas ce c ble Ordre juste un c ble de Xilinx JTAG Votre vie sera galement plus facile avec un oscilloscope et un multim tre 2 Avertissements 2 1 ESD Le DN9200K10PCIEST est sensible l lectricit statique ainsi traitez la carte en cons quence Les cibles pour ce produit incluent les d partements de technologie qui sont au courant de FPGAs et de cartes Si vous tes peu familier avec la d charge lectrostatique veuillez aller eu connaissance de elle sur Wikipedia avant de toucher le conseil Il y a les points ESD sensibles expos s partout le DN9200K10PCIEST Choquer un de l IOS expos d un du FPGAs pourrait mener une r paration co teuse ou doit feindre comme il tait comme celui quand vous l avez obtenu Figure 4 Un ing nieur d montre l utilisation d une courroie de poignet fondante Il y a deux grands rails fond s en m tal sur le DN9200K10PCIEST L utilisateur devrait saisir le conseil l aide de ces rails comme un Mawashi 400 connecteurs broches ne sont pas 5V tol rant En fait tr s peu de surfaces expos es sur le conseil sont tol rantes des tensions 4V plus grand
157. eur que le CD est seulement r cent en date de l annonce de produit de DN9200K10PCIEST 5 8 Xilinx Le comportement interne du dispositif Virtex 5 est au del de la port e du soutien technique de ce conseil bien que nous pourrions nous av rer justement savoir la r ponse vos questions Des questions techniques au sujet de l op ration interne comportement de FPGA et d ISE de logiciel devraient tre dirig es vers un Xilinx FAE En outre utilisation WebCase http www xilinx com support clearexpress websupport htm AnswerBrowser http www xilinx com xlnx xil ans browser jsp Manuel d ISE d Virtex 5 manuels http www xilinx com support documentation virtex 5 htm En outre sur le CD d utilisateur 5 9 Conceptions de r f rence de groupe de Dini Le code source aux conceptions de r f rence sont sur le CD d utilisateur Copiez et veuillez employez n importe quel code que vous voudriez sans restriction La r f rence se con oit sont pr vues comme exemples et sont non appropri e probable un but particulier Par cons quent le soutien de ces produits est limit leur capacit de d montrer comment certaines interfaces pourraient tre mises en application 5 10 Mod les de conseil Le conseil d Auspy divisant des mod les d autres mod les de division et les mod les de simulation pour le DN9200K10PCIEST sont fournis sur le CD d utilisateur _Reference Designs de D FPGA N DN9200K10PCIEST N source N 5 10 1 Constr
158. figur car une barre et un BAR3 de 32 bits ne seront pas mis en application BAR4 appara tra comme barre de 32 bits et BARS ne sera pas mis en application 9 3 1 Access de la BARRE O Les acc s de la lt barre 0 gt sont r serv s pour des arrangements de conseil la configuration de FPGAs et la communication lt d autobus principal gt les programmes d Utilisateur mode peuvent acc der ces registres pour commander le conseil du centre serveur de PCI Certains des excentrages utiles sont indiqu s ci dessous Byte Tale Nom Description 0x000 31 0 Version Contient un code de version pour les progiciels du dispositif de LXT lu seulement Ox008 31 0 Identification Renvoie toujours 0x4675 6C6C pour la conception de lt pleine fonction gt lue seulement 0x020 31 0 DMAO Abaissez l adresse de byte de 32 bits de l adresse physique o le DMA0 Adresse de base d buts de cha ne de descripteur Cette adresse doit avoir les bytes inf rieurs d gag au match le registre de masque de l adresse DMA0 0x024 31 0 DMAO Bits du haut 32 de l adresse de base 63 0 pour former une adresse de 64 bits Adresse de base Placez 0 si en utilisant l adressage de 32 bits 0x02C 31 0 Commande DMAO 0x030 31 0 Scrutin DMAO imm diat 0x040 31 0 DMA1 Adresse de base 0x04C 31 0 Commande DMA1 0x050 31 0 Scrutin DMA1 imm diat 0x98 357 Zone detravail L espace lecture criture pour l utilisateur ayant l amusement et l exercice Bytes imaginat
159. figurer FPGAs au dessus du PCI expr s est donn dans la section de configuration 9 3 9 5 PCle direct FPGA DMA Le d tail au sujet du logiciel exig par le centre serveur du DN9200K10PCIEST peut tre trouv dedans D FPGA Reference Designs terrain communal N PCIE x8 Interface V pcie8t_user_interface_manual pdf Ce document devrait tre employ pour concevoir le logiciel pour acc der la conception d utilisateur dans FPGA A DMA exige en particulier acc der au QL5064 s enregistre dans BARO pour installer chaque transaction En utilisant le module de gestion de p riph rique fourni employez le dma scatter gather read Q et les fonctions de dma scatter gather write Q L ex cution a t caract ris e en utilisant la conception de r f rence de DN9200K10PCIEST sur Windows XP sur une carte m re de MSI MS6728 en utilisant l application d AETest Les vitesses sont Lu DN9200K10PCIES8T au logiciel Je n ai pas encore r alis cet essai Ecrivez logiciel DN9200K 10PCIEST Je n ai pas encore r alis cet essai 9 3 9 6 PCle direct FPGA A acc s de cible Si DMA n est pas exig FPGA de acc s A du logiciel de centre serveur est simple superbe Simplement lisez ou crivez aadresse de n dans la BARRE 1 2 3 4 ou 5 Dans Linux ceci peut tre ex cut en tra ant une page de m moire dans un programme de mode d utilisateur l adresse physique d une barre de DN9200K10PCIEST Dans le conducteur de Window
160. ge probablement un conducteur Vous pouvez employer notre conducteur crire votre propre conducteur ou essai pour modifier le n tre 4 2 1 Crochets de conducteur de Windows Dans Windows pour travailler avec un dispositif c bl c est conducteur doit tre charg Apr s ceci vous pouvez agir l un sur l autre avec le dispositif en utilisant un objet de POIGNEE comme un dossier Pour trouver un chemin au dispositif employez ces fonctions SetupDiGetClassDevs SetupDiEnumDeviceInterfaces SetupDiGetDeviceInterfaceDetail Vous devtez savoir le GUID du dispositif afin d obtenir une liste de dispositifs de groupe de Dini sur le syst me Autrement vous devrez obtenir une liste de tous les dispositifs sur le syst me et puis les filtrer Le GUID correct s appelle DNDEV GUID La valeur est d finie dans un dossier d en t te GUIDs h gt dans le directeur de code de conducteur Du d tail d interface de dispositif vous pouvez obtenir le chemin de dispositif qui peut tre employer ouvert CreateFile Une fois que vous avez un objet de POIGN E pour le dispositif toutes les op rations sur le dispositif peuvent tre faites par des op rations de lt commande sur la POIGNEE Employez la fonction DeviceloControl Les codes de commande disponibles IOCTL disponibles pour passer cette fonction sont donn s dans le dossier Ioctl h dans l annuaire de conducteur Ceux que vous emploierez sont IOCTL
161. gure 65 Panneau de base de conformit de PCI SIG Vous pouvez noter que le FX70T a r ellement 12 GTX et non 8 comme je dis Faites confiancemoi ceux ci ne peut pas tre employ parce que dans le petit paquet les canaux des frais suppl mentaires 4 GTX ne se relient pas aux goupilles sur le paquet 8 4Flash de SPI 8 5 LED 3 3V U3 2 VIRTEX5 FF665 IO LOP CC RS1 2 IO LON CC RS0 2 LEDQ GREEN LINK lO L1P CC A25 2 IO LIN CC A24 2 IO L2P A23 2 LEDQ GREEN 4LINK lO L2N A22 2 IO L3P A21 2 IO L3N A20 2 IO L4P FCS B 2 D IO LAN VREF FOE B MOSI 2 LEDQ GREEN 8LINK EE IO LN CSO B 2 IO L6P D7 2 IO L6N D6 2 IO L7P D5 2 IO L7N D4 2 IO L8P D3 2 IO L8N D2 FS2 2 IO L9P D1 FS1 2 IO L9N DO FS0 2 YELLOW x x KK x U3 1 VIRTEX5 FF665 IO LOP A19 1 IO LON A18 1 IO L1P A17 1 IO UN A16 1 IO L2P A15 D31 1 IO L2N A14 D30 1 Sec IO L3P A13 D29 1 LEDQ YELLOW DBUGrO AC YELLOW IO L3N A12 D28 1 LEDQ YELLOW DBUGr2 IO L4P A11 D27 1 CEDO YELLOW DBUGH IO LAN VREF A10 D26 1 DQ Y OW DBU N P IO L5P A9 D25 1 IO L5N A8 D24 1 IO L6P A7 D23 1 IO L6N A6 D22 1 IO L7P A5 D21 1 IO LN M D20 1 IO L8P CC A3 D19 1 IO L8N CC A2 D18 1 IO L9P CC A1 D17 1 IO L9N CC A0 D16 1 VCCO 1 VCCO 1 Figure 66 FPGA Q LED 8 6 RS232 8 7 Synth tiseur 9 Interface expres de PCI Le DN9200K10PCIES8T peut tre install dans une fente de PCIe les fentes 16x ou 8x sont acceptables Le conse
162. h php 2 1 3 Cartes de fille Les daughtercards de groupe de Dini se relient au M gohm Rangent le connecteur 400 pin employant la description standard d interface de carte de fille de groupe de Dini PCI expr s 8 ruelles http dinigroup com dnmeg v5tpcie php FPGA FPGA l interconnexion Branchez deux connecteurs adjacents de daughtercard http dinigroup com DNMEG Intercon php Interconnexion de Panneau Conseil http dinigroup com DNMEG Mictor Dutt bn 0 1 en t te http dinigroup com DNMEG Obs php DVI et HDMI http dinigroup com dvidc php Publication p riodique grande vitesse 10Gig Ethernet HSSDC SATA FibreChannel XAUT http dinigroup com dnmeg v5t php CDA et DAC 11 ENOB 210 m gahertz http dinigroup com DNMEG ADDA php Mictor http dinigroup com DNMEG Mictor Diff php Carte de canalisation verticale T shirts de groupe de Dini chapeaux Humeur anneaux de FPGA 2 2 Logiciel de conception ind pendante compatible Arbre de PCI http www pcitree de CatScan http www getcatalyst com catalystcatscan html Mastic http www chiatk greenend org uk setatham putty 2 3Tiers compatible mat riel Les produits suivants sont recommand s pour l usage avec le DN9200K10PCIE8T Modules standard de DDR2 SODIMM www crucial com 4GB 550 2GB 54 1GB 21 512MB 10 C ble d USB de la plateforme II de Xilinx HW USB II G http nuhorizo
163. hacun des trois programmes emploie un conducteur fourni par le groupe de Dini Les conducteurs de PCIe peuvent tre trouv s PCIe Software Applications V Aetest wdmdrv PCIe Software Applications V Aetest V linuxdtv PCIe Software Applications N Aetest solaris V conducteur Le conducteur d USB peut tre trouv USB Software Applications V conducteur La version de Linux d A Test usb n exige pas un conducteur mais exige l acc s de racine 1 Contr leur d USB Le contr leur d USB est un programme de GUI d montrant les possibilit s d USB du DN9200K10PCIEST Il est compatible avec Windows XP et Vista Toutes les possibilit s d USB sont possibles sous Linux de quelque mani re qu il n y a aucun GUI qui semble bon dans ces logiciels d exploitation Le programme de contr leur d USB est pr vu V rifiez le statut de configuration Configurez FPGAs au dessus d USB Configurez FPGAs par l interm diaire de la carte de CompactFlash FPGAs clair Remettez z ro FPGAs Fr quence de base globale r gl e Progiciels de mise jour pour MCU et spartiate D montrez les bonnes pratiques en mati re de conception d interface utilisateur Ex cutez les essais de mat riel 1 1Fen tre principale La fen tre principale de contr leur d USB a les composants suivants une batre de menu un bouton de r g n ration un bouton neutralisent USB et graphique de conseil et une notation de message Chaque a
164. ibut de DIFF TERM est allum particuli rement les horloges de basse fr quence 29 71l est si trange Il est comme parfois quand je programme mon FPGAs les signaux entre le FPGAs sont retard s par un rhythme Puis quand je frappe le bouton de remise parfois il commence fonctionner encore Envoyez vous une horloge grande vitesse deux FPGAs ils divisant la fr quence dans chaque FPGA Ceci ne fonctionne pas Pensez cela pendant une seconde 29 8 Mon stimulateur cesse de fonctionner quand j augmente la fr quence de base Vous assurez vous avoir d j pay la facture 29 9 Le signal de sur mon conseil est batte allante folle sur mon oscilloscope Assutez vous que l agrafe moulue est attach e la sonde S il y a une oscillation sur le signal 60Hz il y a un probl me avec l installation d oscilloscope Capturez la vue d oscilloscope et l email il support a dinigroup com Si vous bourdonnez trop lointain dehors sur un signal il ressemblera un signal normal sauf que le d clenchement ne fonctionnera pas et le signal semblera fou et p riodique Le bourdonnement juste aiment dedans 1000 fois Si vous avez deux sondes d oscilloscope et elles que leuts c bles courent c t de l un l autre l oscilloscope vous verrez qu on signale le saignement sur l autre signal Vous pouvez voir si ceci se produit parce que les signaux deviendront plus forts quand vous saisissez les deux c bles et les laissez c
165. ie DNSODM SDR DNSODM DDR1 DNSODM DDR el I BExPPEFPPEEERRYEREYFY Figure 89 Rep re de tension de DIMM Les blocs de pullover pour les deux DIMMs sont situ s c t des douilles de DIMM Celui du c t gauche commande DIMM A et celui du c t droit les commandes DIMM B 18 1 3DIMMI avertissant la LED Figure 90 DIMM avertissant le rep re de LED Quand la tension de DIMM est quelque chose autre que 1 8V il y a une LED rouge cette des lumi res c t du DIMM Cette LED signifie que vous devriez obtenir une sonde de tension et mesurer la tension tant fournie au FPGA et DIMM Si cette tension est au dessus de 3 3V vous pourriez endommager votre FPGA 18 2 Synchroniser Les signaux de donn es dans l interface DDR2 sont source synchrone synchronis e Afin de synchroniser dans et dehors les signaux de donn es de lt DQ y le signal de DQS est employ s comme horloge en utilisant le conducteur d horloge de Virtex 5 lt BUFIO Les d tails sur la fa on dont mettre en application un contr leur DDR2 sont dans la note XAPP858 d application de Xilinx Vous pouvez galement voir le code fourni de conception de la r f rence DDR2 par exemple Un sch ma fonctionnel de base de synchroniser est donn ci dessous DDR2 SODIMA Module DCM G ICI 00 G1 C2 REFCLK CLKOUTO Figure 91 Diagramme d horloge de DIMM Notez que le signal DIMM_CK2 est conduit par le FPGA par une banque 1 8V Le rend
166. iers de peu vous devrez placer le yn au N AUTOBUS PRINCIPAL crit des donn es dans lt WORDDATA gt l adresse sur Ox WORDADDR gt l interface de bus principale lt a WORDADDR gt Cette commande Ox WORDDATA gt se comprend seulement dans le contexte de la conception de r f rence de groupe de Dini moins que votre conception mette en application un contr leur compatible sur les goupilles principales d autobus Les sp cifications pour cette interface sont dans la section de MainBus LA M MOIRE A crit un registre de configuration Cette commande peut tre TRAC 0x lt employ e pour acc der aux dispositifs qui n ont pas une SHORTADDR gt commande de main txt Les applications d exemple incluent placer BYTE lt 0x gt des amortisseurs de sources d arrangements l EXTO ou d horloge EXT1 d horloge z ro pour retarder le mode ou r gler les horloges aux fr quences inf rieures 31Mhz SOURCE G02 Les instructions de SOURCE font produire les r seaux globaux SOURCE G1 2 d horloge une horloge d une source alternative Quand la source de SOURCE G22 GO est plac e lt 2 gt alors l horloge globale GO devient une horloge d tape qui peut tre acc d e par le registre 0xDF23 de config Quand la source de G1 est plac e 2 le r seau global G1 d horloge devient une horloge d tape qui peut tre bascul e pat l inscription au registre 0xDF23 de config Quand la source de G2 est plac e
167. ifiez ce nombre gt 5 6 Ex cuter l essai Pour ex cuter l essai de mat riel dans l application de contr leur d USB les arrangements choisis gt OneShotTest et v rifier la bo te DDR2 Le programme chargera automatiquement les dossiers de peu r glera les horloges et ex cutera l essai indiquant toutes les erreurs 5 7 Compteurs d horloge Chaque hotloge disponible au FPGA est reli e un contre registre et la valeur de ce registre est disponible sur MainBus De cette facon l utilisateur peut d terminer si chaque entr e d horloge fonctionne correctement 5 8 LED Toutes les LED sont reli es un r sultat permettent le registre Quand les LED ne sont pas permises le clignotement une repr sentation de mod le pour laquelle FPGA la conception est Une fois permise chaque LED est command e par le registre de valeur de LED 5 9 Simulation de la conception de r f rence L environnement de simulation les utilisations de groupe de Dini est ModelSim Un fichier projet de ModelSim est fourni mais il peut ne pas tre compatible avec votre version de ModelSim Quand vous cr ez un projet de ModelSim ajoutez seulement le dossier sup rieur de conception sim board v La source peut tre trouv e sur le CD d utilisateur D FPGA Reference Designs N DN9200K10PCIES8T N MainRef N source N En outre vous devez ajouter au projet une biblioth que de simulation Des mod les de simulation de tous les primitifs utilis s dans la c
168. il travaillera dans une fente 1x 2x ou 4x si vous pouvez physiquement parvenir les installer l l aide d un adapteur comme celui fourni par des entreprises de catalyseur Le conseil peut soutenir PCI 2 5Gb expriment la signalisation 1 1 conforme ou PCI lt Gen2 gt expriment la signalisation 2 0 conforme 5 0 Gbs L interface expr s de PCI est fournie par FPGA Q un Xilinx Virtex 5 LXT ou FXT FPGA Pour la GEN 2 exp die pi ce de FX70T est exig s t Spartan not available for user FPGA B Virtex 5 Virtex 5 LX110 LX220 or LX110 LX220 or LX330 LX330 FF1760 FF1760 eyep i sn pue uoneinBijuo g FPGA Q Virtex 5 LX50T or PCI Express endpoint Provided 8 Lanes PCI Express 1 1 2 5Gbis PCIExpress2 5 0Gbis Figure 67 Sch ma fonctionnel expr s de PCI Normalement un utilisateur placera son IP expr s de point final de PCI dans FPGA Q et sa logique haute densit dans FPGA A Une grande quantit d interconnexion est fournie entre FPGA A et Q pour suivre facilement un toute vitesse point final expr s de PCI de 8 ruelles L utilisateur peut fournir son propre IP expr s de PCI il peut employer le macro dur de point final expr s de PCI de Xilinx ou il peut employer le libre si de lt point final expr s de PCI pleine fonction maintenant noyau avec DMATM y 9 1 Interface de centre serveur lectrique Les signaux expr s de PCI partir de l ordinateur
169. ilisateur choisira la source de daughtercard pour les r seaux EXTO ou EXT1 comme appropri s L utilisateur place l EXTO ou le r seau EXTI dans z ro retardent le mode Voir EXTO et l EXTI1 dans la section synchronisante L inconv nient de cette m thode est que l EXTO ou le r seau EXT1 doit tre employ et que la configuration de z ro retarder doit tre calcul e en regatdant le datasheet ou en employant la carte de CompactFlash Instruction de DCARD L avantage est que le syst me entier peut tre actionn sur un domaine simple d horloge Z ro retatdez sur le DN9200K 10PCIEST est permis en permettant des dispositifs de PLL z ro retardez les amortisseurs reli s aux goupilles de GCC de chaque en t te de daughtercard Pour tenir compte d un ventail tr s d originaire de fr quences de base du daughtercard la largeur de bande de PLL de ces amortisseurs doit tre manuellement plac e Ceci peut tre fait par l interm diaire de l USB du PCIe ou du flash compact Le PLL peut galement tre d vi permettant une horloge syst me synchrone globale d tre utilis e sans configurer ce PLL Quand en utilisant cette m thode le daughtercard aura aucune information sur la phase de l arriv e d horloge chez le FPGAs et le FPGA ne devront conduire une horloge de nouveau au daughtercard 28 2 4 3 Source synchrone DN9200K10PCIE8T Daughter Card We Design You Design Domain Change L 4 b BUFIO BUFR or BUFG Ze
170. ions 0x208 6 0 Les config commandent choisissent et FPGA et renvoient la valeur de ces FPGA PROG INIT et signaux FAITS 0x210 31 0 Donn es de config Envoie le mot donn de configuration au FPGA choisi 0x238 Bourrage de FPGA 0x240 Autobus principal ADDR 0x248 MainBus crivent 0x250 MainBus lu 0x258 Le espace de config crivent 9 3 2 Access de la BARRE 1 5 Le PCI expr s lit et crit dans le BART r sultat d espace m moire BARS dans la communication FPGA A au dessus des signaux de PCIE IN et de PCIE OUT sur FPGA A Ceci devrait tre employ en m me temps que le module fourni de PCle interface dans FPGA A Voit le code soutce ici Reference Designs de D NFPGA N terrain communal V PCIE x8 Interface 9 3 3 Canaux d acc s direct la m moire 0 et 1 Il y a deux contr leurs DMA Ind pendants qui sont capables du descripteur enchainant dans le point final de plein fonction L interface de registre est d crite sur le CD d utilisateur dans les documents Reference Designs de D NFPGA N terrain communal V PCIE x8 Interface Il est le meilleur que vous lisiez les d tails l La plupart des utilisateurs n auront pas besoin de comprendre la commande de DMA parce que le code source de conducteur et le binaire dans Windows et Linux est fourni et travaille Il y a deux interfaces de logiciel DMA 9 3 3 1 parpillement rassemblement Le contr leur DMA Est capable de chercher des descripteurs de la m moire de
171. ire la conception d utilisateur dans le FPGAs emploient le menu de m moire gt lt L autobus principal gt est accessible C est la m me espace adresse qui tait la disposition de nous plus t t USB d exc dent Vous pouvez en plus acc der l interface expr s directe rapide de PCI FPGA A en utilisant le PCI barre lue gt et la lt barre crivent gt des fonctions Le plus bas 4Kb de l espace dans la barre 2 est assign une m moire d raflure r sidant dans FPGA A SIC Emulator PCI Controller Driver v9 Compiled on Sep 18 2006 at 13 56 06 MainBus Write Dword 2 MainBus Read Dword MainBUs Memory Fill MainBus Memory Display PCI BAR Write Dword 6 gt PCI BAR Read Dword PCI BAR Memory Display PCI BAR Memory Range Test set DDR2 config to test on FPGA B set DDR2 config to test on FPGA G test DDR2 on FPGA B test DDR2 on FPGA C full DDR2 memory test quick DDR2 test FPGA B quick DDR2 test FPGA C Main Menu Q gt Quit PCI BASE ADDRESS f 7000000 1 f6000000 2 f4666666 4 f3000000 5 f5000000 f 2000000 Please select option Figure 17 Menu de m moire Pour examiner l acc s expr s grande vitesse de PCI directement FPGA A FPGA supposant est configur choisissez l affichage de m moire de BARRE de PCI A choisi la barre 0 l excentrage 0 Le rendement de cette option de menu est m moire sur FPGA A Sur le PCI quand un r sultat lu est
172. l Les donn es sont stock es dans un flash de SPI qui contient les donn es de configuration de FPGA pour la pi ce de LXT de lt FPGA Q gt Tableaux de fr quence de base Cette table contient tous arrangements de PLL exig s pour placer les synth tiseurs de l horloge Si5326 Cette table ne devra probablement jamais tre mise jour Bourrage des Tableaux Cette table contient d crire de table quel FPGAs sont install s sur le conseil ainsi le logiciel peut agir plus intelligemment Cette table ne devra pas probablement tre mise jour jamais En mettant jour n importe quels progiciels le lt flash gt le lt bal d tudiants gt et l USBController exe devraient tout est mis jour simultan ment depuis le groupe de Dini examine seulement ce code en utilisant des versions correspondantes de chacun 5 1 Obtention des mises jour Les dossiers de mise jour de progiciels ne sont pas signal s sur le site Web Afin de les obtenir vous devez les inviter de support dinigroup com Vous pouvez tre requis d ex cuter une mise jour de progiciels votre conseil pour recevoir l appui et quelques dispositifs Si une mise jour ferme d articles est consid r e critique la fonction appropri e du conseil une notification de client peut tre publi e 5 2 Mise jour des progiciels PROM spartiates En mettant jour des progiciels vous devriez mettre jour dans l ordre suivant 1 USB Controller exe 2 Progici
173. l 1V pour la puissance interne de FPGA B 1 05V r els 2 5V pour FPGA E S 3 3V pour le circuit de configuration 5V pour des daughtercards VDIMM_B Tension pour DIMM reli FPGA B 1 5V 3 3V VDIMM_A Tension pour DIMM reli FPGA A 1 5V 3 3V 0 9V_B 0 9V_A 1 2_S 3 3_MGT 25 MGT Moiti de VDIMM B pour l arr t Moiti de VDIMM A pour l arr t t 1 2V pour interne spartiate 3 3V pour le PCI expriment des synth tiseuts d horloge 2 5V pour le PCI expriment des synth tiseurs d horloge VBATT TP Entr e 1V 3V pour la batterie de chiffrage SYS_RST Remise g n r e par mat riel pour puissance sur BUTTON Sir Bouton d utilisateur lt FPGA remis z ro gt ADC A0p n Entr e analogique de moniteur de syst me pour FPGA A ADC B0p n Entr e analogique de moniteur de syst me pour FPGA B ADC QOp n Entr e analogique de moniteur de syst me pour FPGA Q CLK_DIMMA_DQSp n3 CLK DIMMB DQSp n3 CLK TP Qp n CLK GTP 118p n Se relie aux goupilles de lt GCLK gt de FPGA A Se relie aux goupilles de lt GCLK de FPGA B Se relie aux goupilles de lt GCLK de FPG Q Se relie aux goupilles de lt refclk de GTP de FPGA Q HORLOGE GLOBALE TESTPOINTS TP47 TP48 TP43 TP49 TP42 TP46 TP44 CLK G0 Tp n CLK G1 Tp n CLK G2 Tp n CLK_MB48p n CLK_REF_Tp n CLK_EXTO_Tp n CLK_EXT1_Tp n Ces points test de mesure conviennent la v rification fr quence et stabilit des r seaux globaux d ho
174. l exc dent un signal d interconnexion de FPGA envoient jusqu 16 l horloge que synchrone permet Employez le macro de BUFGMUX dans votre FPGA pour d clencher l horloge Les p riodes d horloge efficaces pour les 16 horloges r sultantes changeront du cycle cycle toutefois chaque fr quence peut tre ind pendante 5 Conduisez un signal d horloge dehors le FPGA au connecteur de SMA et alimentez le par un c ble de nouveau l entr e d EXTO SMA 6 Conduisez le signal d horloge sur les goupilles standard d E S et employez un DCM dans le FPGA de r ception pour aligner dynamiquement son horloge sur l entr e Employez le rendement du DCM comme horloge et pr levez l horloge exp di e dans une bascule lectronique Ajustez alors la phase du rendement du DCM dans les deux sens de sorte que le niveau de logique sur les coup coups de bascule d un 0 sur un 1 et ainsi de suite Les m thodes suivantes sont incorrectes mais terrain communal Notez que si vous employez une de ces m thodes cela fonctionnera seulement comme si il y a d abondance de temps avant votre date limite de projet Quand la date limite s approche elle cessera de fonctionner correctement 5 8 2 1 Utilisez toujours la goupille de GCLK Le client Ophelia Payne qui avait essay d obtenir un travail chez Google pendant 4 ann es a conduit un signal lt non une goupille de GCLK gt de FPGA A Elle emploie le signal AB03p13 comme horloge de B l A FPGA A FPGA B St
175. la goupille connecteur de puissance expr s de PCI Il y a une rang e des LED correspondant aux signaux expr s de statut de PCI Les LED ROUGES pour LOS ont indiqu que le conseil ne lie pas avec son associ de lien Le jaune est activit Trois LED vertes un lien valide en mode 1x 4x ou 8x respectivement Au dessous de est le menu principal ASIC Emulator PCI Controller Driver v9 Compiled on Sep 18 2006 at 13 55 44 P gt PCI Menu M gt Memory Menu FPG s stuffed B G Interconnect test Read clock frequencies MGT Menu Production Tests Menu Quit PCI BASE ADDRESS f 6806868 f6686868 2 f 4000000 3900000 5 f5000000 f2000000 Please select option m Figure 26 Menu de force d AETest Au dessous de est le menu de PCI Il peut vous aider corriger un probl me logiciel d tectant ou communiquant avec le conseil La lt config DWORD se rapporte l espace de configuration de PCI qui normalement est seulement command par le logiciel d exploitation ou le BIOS SIC Emulator PCI Controller Driver v9 Compiled on Sep 18 2006 at 13 55 44 Display Vendor Display all PCI and Device ID information Write config dwuord Read config dword Display Config Registers Bx BxFC Configure B R s amp command reg from File Save BAR amp command reg configuration to File Load BAR from WDM driver s info Cas shown below Main Menu Quit PC
176. le DN9200K 10PCIEST 2 1 1 Panneaux d interface Raccotdements de cotrection Mictor http dinigroup com dnsodm200 mictor php http dinigroup com dnsodm200 quadmic php en t te de 2mm http dinigroup com dnsodm200 intercon php PCI 3 3V Contactez nous USB Centre serveur p riph rique ou OTG http dinigroup com dnsodm200 usb php 2 1 2M moires Les solutions de module de m moire du groupe de Dini permettent l utilisateur d installer n importe quel type de m moire son application exige SRAM synchrone 64 x 1Mb 0175 m gahertz Num ro de la pi ce GS8320V32 de GSI DNSODM200 SRAM http dinigroup com dnsodm200 ssram php Latence nulle SRAM d autobus Contactez nous RLDRAM 64 x 1Mb x 8bank Num ro de la pi ce MT49H8M32 de micron DNSODM200 RLDRAM http dinigroup com dnsodm200 rldram php DDR3 64 x 16Mb 250 m gahertz http dinigroup com dnsodm200 ddr3 php DDR1 64 x 32Mb 175 m gahertz http dinigroup com dnsodm200 ddr1 php DRACHME Synch 64 x 16Mb 75 m gahertz http dinigroup com dnsodm200 sdr php SDRAM mobile Micron MT48H32M16 http dinigroup com dnsodm200 se php Flash de non et Intel StrataFlash PE28F256P30 http dinigroup com dnsodm200 se php NI flash 64 x 8Mb 66 m gahertz Spansion S71WS128NBOBFW ANO http dinigroup com dnsodm200 flash php PSRAM 22 x 4Mb 66 m gahertz Spansion S71WS128NBOBFW ANO http dinigroup com dnsodm200 flas
177. le FPGA Quand le DN9200K10PCIEST est mis hors tension une tension est fournie au FPGA par une batterie install e dans la douille X2 X2 est con u pour loger une batterie de pi ce de monnaie cellule de lithium de CR1220 type Typiquement produit 3 0V de ces batteries La douille peut galement fonctionner avec les types DB T13 L04 PA de batterie Ceux ci cependant n ont pas t examin s Ins rez le c t positif de batterie vers le haut Figure 80 Rep re de batterie La m me batterie est utilis e pour des les deux FPGAs L enl vement de la batterie fera perdre le FPGAs leurs m moires de chiffrage et devra tre reprogramm avant qu elles puissent fonctionner avec les bitfiles chiffr s encore Pour cr er a chiffr des bitfiles allument l option de lt chiffrage gt dans le bitgen Le programme produira un dossier de rendement additionnel avec une prolongation de nky Employez l impact de programme avec un c ble d USB JTAG de plateforme branch au connecteur de FPGA JTAG sur le DN9200K10PCIEST pour charger ce dossier de nky dans chaque FPGA Quand en utilisant un bitfile avec le chiffrage permis le DN9200K10PCIEST ne pourra pas lire le type de FPGA hors du bitstream Il emp chera donc votre conception de FPGA de charger dans le FPGA Pour neutraliser ce comportement vous devez neutraliser le contr le de sant d esprit Ajouter la ligne suivante votre dossier de main txt peut faire ceci Contr le de san
178. le avec les cycles z ro d attente Si la conception de FPGA a plus de cycles d attente ceci exp die des diminutions La vitesse approximative de l USB fini d autobus principal est indiqu e ci dessous comme fonction des tats d attente principaux d autobus cycles 0 80Mbs lu 1 cycle 76Mbs a lu 5 cycles 64Mbs a lu 30 cycles 32Mbs lu 100 cycles 13Mbs lu 250 cycles 6Mbs lu En outre chaque op ration d USB exige environ 0 5 mme de latence Ainsi pour de petits transferts en masse la largeur de bande sera limit e Le code quip de conseil n est pas car efficace est possible Pour chaque force l autobus a indiqu par exemple il pourrait crire une demande de fournisseur de permettre USB un transfert en masse de placer l adresse principale d autobus une demande de fournisseur de placer le point final a lu la taille 4 et un transfert en masse pour lire les donn es Voici les mani res que l ex cution peut tre am lior e Maintenez la taille lue par courant dans le logiciel de centre serveur Maintenez l adresse courante de MainBus dans le logiciel de centre serveur Rendez les registres de MainBus cons cutifs de sorte que lise et crive n exigent pas changer l adresse Toujours le paquet cons cutif crit et les changements d adresse dans un transfert en masse Toujouts la subsistance lit la m me taille 7 3Configuration de FPGA Mode Des instructions pour programmer FPGAs au dessus d USB peuvent tre trou
179. le contr le de sant d esprit pass FPGA de configuration B par l interm diaire d USB attendent svp Dossier D N dn BitFiles N DN9200K10PCIEST N MainTest V LX330 N fpga_b bit ont transf r FPGA configur B par l interm diaire d USB Figure 13 Rendement de notation de contr leur d USB La boite de message au dessous du graphique de DN9200K 10PCIEST devrait montrer quelques informations sur le processus de configuration Quand la configuration est r ussie la LED verte devrait r appara tre c t du FPGA 5 2 2Placez les fr quences de base La logique de FPGA est courue sur les horloges externes dont les fr quences sont produites sur le conseil selon les commandes dans le dossier de main txt Trois de ces horloges G0 G1 et G2 peuvent tre de quelque fr quence l utilisateur d sire Pour changer les fr quences de base de G0 G1 ou G2 choisissent l option lt d atrangements d horloge gt partir du menu de lt arrangements Une zone de dialogue semble demandante quelle fr quence vous voudtiez que r gle chaque horloge Ecrivez 200 250 200 pour GO G1 et G2 respectivement La conception de r f rence de groupe de Dini peut seulement fonctionner quand les horloges sont r gl es dans une marge de fr quence donn e 5 3 Ex cutez les essais de mat riel Les dossiers fournis de peu sur la carte de CompactFlash peuvent tre employ s pour agir l un sur l autre au dessus de l USB avec le programme de
180. le signal de RESET 8 du sch ma est affirm chaque FPGA Apr s au moins 200ns ce signal De est affirm simultan ment chaque FPGA Ce signal est reli un utilisateur r gulier E S sur le FPGA ainsi il appartient au concepteur de FPGA pour mettre en application la remise correctement dans sa conception La remise d utilisateur est affirm e toutes les fois que le bouton remis z ro par utilisateur est appuy sur Ce bouton S2 est situ juste au dessus du connecteur d USB Il n y a aucune LED indiquant l tat de remise d utilisateur La remise d utilisateur est galement affirm e quand la demande de fournisseur de remise est envoy e au dessus de l USB Quand la remise d utilisateur est affirm e le signal de RSTn chaque daughtercard est galement affirm La p riode d arriv e de l affirmation et de la De affirmation de la remise est identique toutes les entr es de FPGA En plus le signal Reset est chronom ti tels qu il peut tre synchrone pr lev CLK_MB48 13JTAG Il y a deux en t tes de JTAG sur le DN9200K10PCIEST Le premier J6 est employ pour mettre jour seulement les progiciels du conseil La seconde J5 est reli e au port de JTAG du Virtex 5 FPGAs Cette interface peut tre employ e pour configurer le FPGAs ou l usage des outils de correction comme ChipScope ou identifie 13 1 FPGA JTAG Le connecteur pour FPGA JT AG est montr ci dessous 2 5V FPGA TMS DCA K
181. lect Les signaux de mb sont fixes un 2 5V signalant de niveau LVCMOS25 est une norme choisissante appropri e En raison des charges capacitives lourdes sur le mb signale vous devrait employer la force d entrainement de 24mA pour utiliser l autobus principal DCI ne devrait pas tre employ parce que les signaux ne sont pas imp dance command s Bien que non eu besoin par convention des donn es sur les signaux de mb est synchrone l horloge MB48 Afin d employer l interface lt d autobus principal gt pour communiquer avec l USB ou le PCI expr s vous devez utiliser l horloge MB48 Cette horloge fonctionne des 48 m gahertz fixe Notez qu aussi bien que les 36 le mb gt signaux l sont galement 16 signaux dans le lt selectmap_d 15 0 gt qui se relient tout le FPGAs qui pourrait tre employ pour des donn es d utilisateur Le groupe de Dini ne soutient pas directement en utilisant ces signaux Si vous choisissiez d employer ces signaux notez que la conception de FPGA peut interf rer la programmation de FPGAs Vous devriez garder les sorties sur ces signaux tri indiqu s jusqu ce que toutes les configurations de FPGA soient compl tes 20 1 3 Synchronisation Comme d crit ci dessus les signaux de mb sont synchrones typiquement couru 48 l horloge de m gahertz CLK_MB48 Le retarder pour chaque trace principale d autobus n est pas donn Cependant l interface est au moins assez rapide pour fonctionner synchr
182. les tapes ci dessous Rappelez vous que tous les registres BARO sont les registres de 32 bits de lt mot gt byte crit ont limin le comportement Les adresses sont tous les excentrages de l adresse de la BARRE 0 1 lt Choisissez un FPGA L adresse 0x208 est le registre lt de commande de config gt Son peu 3 0 lt choisissent gt un FPGA et mordu 4 commandes le signal de PROGn du FPGA lt choisi gt crivez 0x00000011to lt choisissent gt FPGA A ou 0x00000012 lt choisissent gt FPGA B 2 Remettez z ro le FPGA choisi lt affirmez PROGn gt crivez 0x00000001 au lt prog gt FPGA A ou 0x00000002 au lt prog gt FPGA B 3 Lisez l tat courant d initialisation du FPGA choisi Quand lu l adresse 0x208 renverra les signaux de statut de SelectMap Peu 3 0 lasticit s que lt a choisi gt FPGA le peu 5 sont l tat de lt PROGn le peu 6 sont l tat de lt INITn le peu 7 sont l tat lt FATT gt Apr s que vous ayez plac lt prog gt sur un FPGA votez 0x208 et attendez l tat de lt INITn gt pour passer 0 0 pour prouver qu il est dans la remise 4 Lib rez PROGn Ectivez un peu 1 au PROGn du registre lt de commande de config gt Employez un masque pour pour ne pas changer le FPGA choisi 5 Votez INITn pour attendre le dispositif lib rer de la remise 6 Frappez les bytes de configuration dans CONFIG DATA Le registre de CONFIG DATA est l a
183. loge commencent par lt CLK gt Deux c t s d un signal diff rentiel diff rent par un caract re lt p gt ou lt n gt Ce caract re est pr s de la fin du nom net Les bas signaux actifs finissent dans ou N Dans les dossiers fournis d UCF le est remplac par un N 5 6 Manuel Ce manuel est exig pour tre au moins de 200 pages de longueur Par cons quent Le dolor d ipsum de Lorem reposent l amet elit adipisicing de consectetur sed font le labore d ut d incididunt de tempor d eiusmod et l aliqua de Magna de dolore Veniam de minim d annonce d enim d Ut consequat ex de commodo de l aliquip provisoire ea d ut de laboris d ullamco d exercitation de nostrud de quis Dolor d irure d aute de Duis dans le reprehenderit dans le pariatur de nulla de fugiat d Eu de dolore de cillum d esse de velit de voluptate Cupidatat d occaecat de sint d Excepteur non proident sunt dans le laborum d est d identification d anim de mollit de deserunt d officia de qui de culpa 5 7 Biblioth que de Datasheet Datasheets pour toutes les pi ces utilis es ou connect es sur le DN9200K10PCIEST sont fournis sur le CD d utilisateur Afin d employer avec succ s le DN9200K10PCIE8T vous devrez mettre en r f rence ces datasheets Les descriptions d interface donn es en ce manuel d utilisateur finissent typiquement avec la connectivit lectrique Lisez particuli rement le guide de l utilisateur Virtex 5 La copie a fourni sur l utilisat
184. loyez un DCM pour essayer au match la phase une certaine horloge externe vous aurez quelque chose comme est montr ci dessous Daughter Card DN9200K10PCIE8T FPGA Meg Array Figure 135 Carte de fille synchronisant l chouer de cascade de PLL Dans ce diagramme un PLL est dans la boucle de r troaction d un autre PLL Ceci peut ou peut ne pas avoir comme cons quence l instabilit harmonique E Se Figure 136 Tacoma r tr cit l chouer 28 2 6 Puissance et remise Les rails de puissance de 3 3V de 5 0V et de 12V sont fournis aux en t tes de carte de fille Chaque goupille sur M gohm Rangent le connecteur est valu e pour tol rer 1A du courant sans surcharge thermique La majeure partie de la puissance disponible aux cartes de fille par le connecteur vient des deux goupilles 12V pour un total de 24W Chaque rail de puissance fourni la carte de fille est fondu avec un commutateur remise capable Des cartes de fille sont exig es pour fournir leur propre alimentation d nergie d viant et limitation courante de ru e Hw 120v PI2V 1 acap HE DCO GCAP 104 PIN 2 GCAN DCO GCAN 104 ace L DCO GCBP 104 i GCEN DCO GCBN 104 P33V 1 ecce L DCO GCCP 85 P33V 2 GCCN DCO GCCN 85 3 lt N TA PER PIN Dc RSm C gt 2 Section 1 of 5 5 D L4 3 Clock Power Reset 74LVC 1G07 MEG Array 300 Pin SOT95P280 5N Figure 137 Circuit de puissance de rang e de m g
185. lt acceptez ports et des de lt donn es Lisez les interfaces ont galement un port de lt data valid gt lt Permettez gt les signaux sont jug s actif jusqu ce que les associ s lt acceptent gt le signal aillent actifs lt Acceptez gt le signal pour une interface peut tre attach haut si on le garantit que des transferts pour cette interface peuvent tre accept s chaque rhythme c d si l interface est reli e une RAM de bloc Data valid peut tre palpit avec acceptent le signal ou n importe quand apt s que ceci laisse lit pour tre canalis Pour les buts de la simulation un mod le du bas synthesizability du LXT est donn 9 3 8 1 LED Six LED sont command es par le PCI FPGA expr s Activit Link1 Link4 Link8 et PERSTn GEN2 et LOS PERSTn montre directement l tat du signal Reset expr s de PCI du centre serveur C est en g n ral seulement pendant puissance sur L activit est produite par le PCI FPGA expr s toutes les fois qu un paquet est recu Ce signal sur certains h tes Intel bas s peut clignoter constamment en raison d un certain registre myst rieux de configuration a lu qui obtient produit toute heure Le Link1 LED sera seulement en activit quand le PCI LED expr s communique sans erreur un associ de lien avec une largeur de ruelle n goci e par 1x Le Link4 LED sera seulement en activit quand le PCI LED expr s communique sans erreur un associ
186. m me ce menu continuera fonctionner tant que vous n avez pas enlev ce registre principal d autobus de la conception EXAMINEZ LE FLASH EXAMINEZ SRAM EXAMINEZ TOUS Ces options sont seulement applicables aux conseils de la s rie 6000K que vous ne poss dez pas Lisez les donn es de DDR2 IIC Cette option lira le contenu du dispositif IIC contenu sur le DDR2 reli l une ou l autre des douilles DDR2 sur le conseil et les montrera La conception de r f rence configure automatiquement son contr leur DDR2 pour n importe quel DIMM ainsi ce dispositif est plus ou moins inutile de nos jours Lisez les fr quences de base de FPGA Cette option de menu mesure et relit les fr quences des huit r seaux globaux d horloge et les montre sur la notation de message Ceci peut aider vous assurer que les r seaux d horloge fonctionnent correctement 1 2 5 Autobus principal La mani re dont l utilisateur FPGA con oit peut communiquer au dessus de l USB est l interface d autobus principal Le menu de conception de r f rence utilise l autobus principal pour lire et crire des registres dans la r f rence concevez pour commander les essais de conseil Ces essais peuvent tre faits pat employer ces options de menu sans utilisateur devant comprendre l interface de bus ptincipale ou l espace m moire principal d autobus et son tracer la conception de r f rence Le menu principal d autobus permet la commande directe de l autobu
187. m moire de masse 6 Panneau centre serveur autobus principal par relecture bal d tudiants JTAG 8 Panneau centre serveur mode de m moire de masse Dans le mod le d USB de Windows il y a des pipes qui peuvent tre utilis es pour des transferts en masse Quelle pipe se relie quel point final est d termin dynamiquement par le sous ensemble de conducteur de Windows Puisque certains des points finaux sur le conseil de Dini peuvent tre permis ou neutralis s les fen tres correctes lt pipe gt employer pour une fonction donn e peuvent changer Par cons quent l utilisateur devrait r it rer par les pipes disponibles et v rifier leurs nombres de point final Dans le mod le d USB de Linux les usbdevfs ou l usblib des points finaux sont famili rement num rot s par le byte de nombre de point final dans un paquet d USB o le MSB d crit la direction du point final Par cons quent en code de Linux les points finaux peuvent tre num rot s 0x02 0x84 0x06 et 0x88 Le point final 0 est un point final de commande demande de fournisseur seulement et le conducteur indiquera automatiquement le point final 0 quand la fonction de demande de fournisseur s appelle Les utilisateurs peuvent le feindre n existe pas 7 2 2Ex cution L USB fini d autobus principal fonctionne une vitesse maximum de 80 mis bande dans l une ou l autre direction Ce nombre suppose que le FPGA actionne l interface de bus principa
188. mutateur S2 utilisateur de trouvaille remis z ro gt sur le DN9200K10PCIEST E EN D 2 gt X E 5 D Figure 32 commutateur S2 Maintenez le bouton remis z ro par utilisateur gt tandis que les puissances de DN9200K10PCIE8T dessus Ou alternativement tout en maintenant le utilisateur a remis z ro gt le commutateur tapent le bouton lt de remise dure Le DN9200K10PCIEST pr l ve le bouton d utilisateur remise sur la puissance d entrer dessus dans le mode de mise jour de progiciels Ouvrez le programme de contr leur d USB Si les DN9200K 10PCIEST actionn s dessus en progiciels mettent jour le mode il y aura des zones de dialogue les ignorent ne serrez non si vous non attentif pour l employer Il y aura un bouton instantan de lt mise jour gt pr s du dessus de la fen tre de contr leur d USB Clic sur ce bouton m Producte USB Controller File Edit FPGA Configuration FPGA Reference Design Mainbus Settings Info Service Refresh Update Flash Set FPGA Stuffing wc i Figure Mode de mise jour de 33 d USB progiciels de contr leur N employez pas lt placent FPGA bourrant gt le bouton comme ceci peut rendre un ou plusieurs FPGAs sur le conseil inaccessible du programme de contr leur d USB Quand la zone de dialogue ouverte apparait dirigez au dossier d image de progiciels fourni par Dini Group Le nom de fichier devrait tre lt fir
189. mware hex Serrez BIEN Le contr leur d USB devrait prendre environ 10 secondes tandis que la mise jour de progiciels a lieu Une barre assez uninformative de progres devrait apparaitre tandis que ceci se produit Quand le t l chargement est complet la fen tre de notation devrait imprimer mettre jour complet Le cycle de puissance le conseil avant de faire toute autre chose pour s assurer le conseil n est plus en mode de mise jour 5 4Progiciels expr s de point final de PCI Bien que la configuration fournie classe pour le LXT lt Q gt FPGA sur votre conseil responsable au point final expr s de PCD sont connus pour tre compl tement parfaits de chaque mani re groupe de Dini peuvent lib rer des mises jour pour ajouter des dispositifs ou fixer des bogues dans le PCI exprimez le point final Dans ce cas ci le groupe de Dini fournira un dossier hex de programmation pour reprogrammer le LXT FPGA Cette information est stock e dans un dispositif instantan de SPI sur le conseil Pour installer ceci les mises jour branchent le c ble d USB JTAG au FPGA marqu par en t te JTAG sur le bord gauche du conseil Figure 34 En t tes de JTAG Quand vous balayez la chaine de JTAG vous verrez tout utilisateur FPGAs du type de dispositif LX110 LX220 ou LX330 En outre le dernier dispositif dans la cha ne sera un dispositif de LX50T ou de FX70T Le bon clic sut ce dispositif et choisissent lt ajouten
190. n tre de 31 impacts Pour programmer le bal d tudiants droit cliquez sur le bal d tudiants et choisissez le lt programme gt du menu automatique Dans le dialogue d options qui suit les options s effacent avant la programmation gt devraient tre choisies et lt v rifiez que gt devrait tre choisi Serrez BIEN Le processus de programmation devrait prendre environ 15 secondes au dessus d un c ble d USB de plateforme Cycle de puissance le DN9200K10PCIEST Le nouveau progiciel est maintenant charg Vous pouvez cl turer l impact et d brancher le c ble de Xilinx JTAG 5 2 2 Employer USBController Si vous n avez pas un c ble de JTAG vous devrez employer les instructions suivantes de mettre jour vos progiciels lt de PROM spartiate gt Courez USBController exe Sous les lt arrangements information gt choisissez la lt mise jour spattiate gt Un message d avertissement semblera s assurer que vous voulez mettre jour spartiate Si vous frappez oui gt le bouton Un dialogue ouvert de dossier appara tra ensuite cela Le dossier choisi lt prom flp xsvf gt a fourni svp par le groupe de Dini Ce processus prendra approximativement 75 secondes 5 3 Mise jour des progiciels instantan s de MCU Pour se prot ger contre l effacement accidentel les progiciels de MCU ne peuvent pas tre mis jour moins que le conseil soit mis dans le mode de mise jour de progiciels pendant puissance sur Com
191. n de r f rence lt La conception de r f rence gt en ce chapitre se rapporte aux conceptions de FPGA situ es sur le CD d utilisateur Reference Designs de D FPGA V DN9200K10PCIEST N MainRef N Reference Designs de D FPGA N Programming Files N DN9200K10PCIES8T Main Test N Quatre autres conceptions d un seul bloc sont sur le CD et sont d crites en ce manuel Ces quatre conceptions sont d crites dans leurs propres sections plus tard en ce chapitre Les sections restantes d crivent la conception de lt Main Test gt lt Main Test lt la conception de r f rence gt et lt la conception de r f rence de groupe de Dini sont la m me chose Les quatre conceptions additionnelles sont Conception d interface de PCIe Examine l interface 64 bit entre FPGA A et le QL5064 PCIe Conception de r f rence de LVDS Caract rise employer d interconnexion de FPGA source synchrone Conception de r f rence d Ethernet Examine l Ethernet PHY D autres dispositifs du panneau tels que des douilles de m moire et des en t tes de daughtercard sont examin s en utilisant l essai principal 3 1 Essai principal Cette conception de r f rence d sign galement sous le nom dINTERCON SIMPLE parce qu elle est employ e pour examiner FPGA FPGA l interconnexion Cette conception de r f rence permet d acc der ce qui suit Toutes les horloges de FPGA M moire DDR2 MainBus pour l USB et le PCI expr s
192. naire Codez la partie partielle comme parties en 1000 Codez alors ceci comme nombre binaire crivez au bas 8 bits du nombre entier dans le registre GU INTEGER BO et du repos dans le registre GO INTEGER B1 crivez au bas 8 bits de la partie partielle dans GO FRACTIONAL BO et du repos dans GO FRACTIONAL B1 En conclusion crivez un peu dans le registre PENDING CES pour indiquer quelle fr quence devrait tre mise jour 0x01 est G0 0x02 est G1 et 0x04 est G2 Pour placer G1 ou G2 utilisent diff rents registres Exemple Placez G2 233 75 m gahertz 233 dans binaire est OxE9 0 75 est 750 parts en 1000 750 dans binaire est 2EE crivez OxE9 G2 INTEGER B0 OxDFCS8 ctivez 0x00 G2 INTEGER B1 OxDFC9 crivez OxEE G2 FRACTIONAL BO 0xDFCA crivez 0x02 G2 FRACTIONAL B1 0xDFCB crivez 0x04 PENDING CLKS OxDF40 4 4 2 Sources d horloge Les r seaux EXTO et EXT1 peuvent avoir leurs fr quences de PLL r gl es leur ensemble de valeurs de diviseut leur source de fr quence r gl e de l USB CompactFlash ou PCI expr s La commande de ces dispositifs est par l interm diaire de peu dans des deux des registres configurations SYNTH EXTO CTRL et SYNTH EXTI CTRL From Daughtercard DCBB CODE From Daughtercard DCBT tee adl SYNTH EXTI SYNTH EXT1 CTRL T 0 Figure 42 Circuit d EXTO EXT1 Pour l op ration de l 1CS8745B voyez le datasheet fourni Enregistrez les command
193. nal Z 2 2 Ex cution 7 3 Mopp DE CONFIGURATION DE FPGA 7 4 MODE DE DISPOSITIF DE M MOIRE DE MASSE 7 5 MODE DE MISE JOUR DE PROGICIELS Zad Activit LED 7 6 MAT RIEL 7 7 D PANNAGE Ar Gels de contr leur d USB 8 RESSOURCES DE FPGA Q 8 1 FPGA UNE INTERCONNEXION 8 2 F S INUTILISABIE 8 3 ROCKETIO lt MGT gt lt GTP gt lt GTX gt 84 FLASH DE SPI 85 LED 86 RS232 8 7 SYNTH TISEUR 9 INTERFACE EXPR S DE PCI 9 1 INTERFACE DE CENTRE SERVEUR LECTRIQUE 9 1 1 Puissance 9 12 PCI X 9 2 INTERFACE DE CENTRE SERVEUR M CANIQUE 9 3 SI POINT FINAL EXPR S DE PCI DE PLEIN FONCTION gt 9 3 1 Access de la BARRE O 9 3 2 Access de la BARRE 1 5 9 3 3 Canaux d acc s direct la m moire O et 1 9 3 4 Mode signal par DMA 9 3 5 Autobus de force de DMA 93 6 l m lect 9 3 7 Synchronisation 93 8 Interface de FPGA 259 Interface de centre serveur logiciel 9 4 AUTREAFOURNI DES CONCEPTIONS POUR LE LXT 9 4 1 PIPE 9 4 2 Noyau de PIPE de ralentissement 9 5 D PANNAGE 10 GOUPILLES INUTILISABLES 10 1 ROCKETIO ADJACENT 10 2 AUCUN RELIEZ 10 3 CONFIGURATION 10 4 VREF DCI 11 SYST ME MONITOR ADC 12 REMISE 12 1 REMISE DE PUISSANCE 12 2 REMISE D UTILISATEUR D JTAG 13 1 FPGAJTAG 13 1 1 Dispositifs compatibles de configuration 13 1 2 ChipScope 13 2 EN T TE DE MISE JOUR DE
194. ni d USB pour relier le DN9200K10PCIEST un ordinateur de Windows Windows XP ou Vista est recommand Si votre tableau est install dans une fente de PCIe vous pouvez relier l USB partir du m me ordinateur principal si vous souhaitez Un ordinateur diff rent est galement correct 3 7 Reliez le cable lectrique La puissance connect e par cables J3 est exig e Si vous ne branchez pas un c ble ici le conseil ne mettra pas sous tension C est vrai si le conseil est install sur une fente expr s de PCI La plupart des nouvelles alimentations d nergie d ordinateur ont 6 une goupille connecteur de puissance de graphiques expr s de PCI Si v tre pas vous pouvez employer le c ble fourni d adapteur Figure 6 Une six goupille adapteur expr s de lt puissance de graphiques de PCI Si vous tes op rer de bureau et pas dans une carte m re alors vous autez besoin d une alimentation d nergie autonome d ordinateur non fournie Votre alimentation d nergie ne pourrait pas s allumer si sa 20 ou 24 goupilles connecteur de puissance de carte m re ne sont pas reli es n importe quoi Dans ce cas ci teliez le d matreur fourni de bloc alim au bloc alim Figure 7 Une alimentation d nergie lt d marreur gt 3 8 Cartes de fille Je sais que vous voulez brancher vos cartes de fille en ce moment mais attendons jusqu ce que vous soyez au courant du conseil d abord Notez en outre que ces interface
195. ns com requis pour raccordement de JTAG FPGA mises jour de progiciels ChipScope vasion de Mictor c bles de Mictor MIC 38 BREAKOUT MIC 38 CABLE MM 18 http www emulation com catalog off the shelf solutions mictor Carte expr s de canalisation verticale de PCI PEX16LX 120 http www adexelec com pciexp htm Le PCI expriment la carte m re 2 0 D Asus P5E PRO LGA 775 Intel X38 ATX carte m re de serveur des W http www newegg com 3Donn es de conformit 3 1 D ni L information est le manuel est de m me que quelque chose au sujet de la responsabilit et des dispositifs m dicaux et exploration de l espace Figure 142 Sch ma fonctionnel de d ni La conception et le logiciel de r f rence ne pourraient pas fonctionner Ne mettez pas tout votre argent dans seulement un ou deux stocks etc 3 2 Conformit 3 2 1 IEM DE FCC Puisque le DN9200K10PCIEST n est pas pr vu pour des syst mes de production il n a pas subi l essai d IEM Un criblage de conformit de FCC peut tre fait par demande sp ciale mais exige du client de fournir un syst me d utilisation finale d chantillon la bonne armature d IEM 3 2 2 PCIE SIG Le DN9200K10PCIEST passe l essai lectrique de conformit pour le PCI exprime 1 1 et 1 0a en utilisant le noyau expr s DMA petmis fourni de PCI et avec le point final LogiCORE de Xilinx PCIe En plus le point final de LogiCORE passe la conformit de PCI SIG le plein es
196. ns l arrangement d horloge de FPGA A Mel devrait conduire l autre jambe du r seau lt FBB B de FPGA B FPGA B de FBB de sorte qu A et B aient une trace externe d horloge dans le chemin de retarder 5 8 2 3 Fr quences synth tis es Anita Mann le portier qui a trouv un DN9200K 10PCIEST a jet dans un casier de rebut a deux domaines un noyau et des 24 m gahertz relatif E S de 48 m gahertz Elle dit lt wiz de gee je se divisera juste en bas de cette horloge dans le FPGA Hlle sait que le DCM est garanti pour avoir le biais z ro entre les entr es et les sorties divis es et met donc le biais z ro entre les deux FPGAs Figure 60 deux divisent DCMs Attendez un en second lieu annonce Il y a deux phases de rendement valides d a diviser par deux l op ration chaque 180 ind pendamment de l autre Un de l horloge du FPGA pourrait avoir vis vis de la polarit en tant qu autre Mme Mann pourrait avoir distribu des 24 horloges de m gahertz et avoir multipli par 2 Ou elle pourrait envoyer une certaine sorte de signal de synchronisation travers le FPGAs En conclusion elle pourrait synth tisent diviser par deux l horloge dans un FPGA distribuent alors cette horloge sur un r seau en utilisant une des m thodes d crites dans des lt horloges d exp dition FPGA FPGA 5 8 2 4 Employez un ODDR pour des sorties d horloge Justin Casey Howells III un vegan peu fiable les besoins de conduire une horl
197. ntage de lecture est n cessaire Le lecteur est l aise dans Verilog ou VHDL Une amorce de Verilog HDL par Jayaram Bhasker www amazon com Le lecteur comprend comment calculer des param tres de synchronisation pri s sur une interface lectrique en utilisant le datasheet de la pi ce d un fabricant d IC Le lecteur sait mettre en application une conception de HDL en utilisant l coulement de conception de Xilinx XST http www xilinx com support software manuals htm 3 Conventions Ce document emploie les conventions suivantes Un exemple illustre chaque convention 3 1 Notations Pr fixe 0x La radix sur des nombres est habituellement d cimale Par convention j ai commenc les nombres radix 16 avec 0x Suffixez lt et n et m Sur les noms de signal ou les valeurs logiques dont les noms finissent dans ou N ayez habituellement une valeur logique invers e Ou dans le cas des signaux physiques sur le conseil faites repr senter un tat actif par une basse tension 3 2 Chemins de dossier Des chemins aux documents inclus sur le CD d utilisateur sont mis en t te avec lt D gt Ceci se rapporte votre r pertoire racine d entra nement de CD quand le CD d utilisateur est ins r dans votre ordinateur de Windows Pour que quelques choses vous travaillent correctement des compilations des executables des projets devra probablement copier le contenu entier du CD d utilisateur votre c
198. oge dehors un dispositif externe ou un FPGA diff rent Ainsi il regarde dans le sien Une r f rence de poche de Verilog que son pouse l a obtenu pour le kwanza Il indique que la syntaxe appropri e est assignez le clkout le f Figure 61 Production d une horloge avec un rapport d assigner FPGA assign clkout f clkout Ceci semble fonctionner tr s bien except quand il a chou constamment Le probl me ici est que le FPGA est incapable de conduire un signal d horloge avec bas biaise la garniture de rendement Afin d obtenir synchronisation conform e sur ce signal Justin devrait employer un ODDR comme ceci Justins oddr d ODDR C f I 1 bl IB 1 b0 O clkout 5 8 2 5 DCMs de cascade Mickey une soutis parlante g ante d cid e il a besoin synth tisent une fr quence dans un FPGA Mickey qui s appelle lt Mick gt par ses amis conna t tous au sujet des phases d horloge ainsi lui emploie un DCM dans la r ception FPGAs pour centrer dynamiquement l horloge de fa on optimale dans la fen tre valide de donn es En outre il est s r de remettre z ro le DCMs comme l utilisateur Virtex 5 que le guide exige Figure 62 DCMs de cascade Mick a oubli qu avant que DCM 1 obtienne il est remis z ro il ne produit pas une horloge et ainsi l entr e d horloge DCM 2 n est pas stable jusqu ce qu apr s remise est lib r e Oops Mick devrait ou mettre un tempo
199. ohm Le signal de RSTn la carte de fille est ouvrir vidangent copie prot g e du signal de SYS_RST On l affirme galement quand la remise d utilisateur est en activit Quand RSTn De est affirm les rails de puissance de 3 3V de 5 0V et de 12V sont garantis pour tre en dessous de la tol rance de DN9200K10PCIEST S il y a alimentation lectrique additionnelle la carte de fille est exig e pour assurer ces derniers 28 2 7 Tension de VCCO La carte de fille est exig e pour fournir une tension sur la goupille de VCCO sur le connecteur Cette tension est employ e sur les DN9200K10PCIEST pour actionner l IOS de FPGA qui sont reli s cette carte de fille De cette facon la carte de fille peut commander quelle tension l interface emploiera Chaque banque du connecteur B0 B1 ou B2 utilise une goupille s par e de VCCO et peut avoir une tension diff rente appliqu e elle En concevant une carte de fille vous devez d terminer les conditions courantes pour le DN9200K 10PCIEST et assurer assez de capacit courante sur ces goupilles La tension de VCCO appliqu e par la carte de fille devrait tre moins que 3 75V pour emp cher des dommages l IOS de Virtex 5 reli cette carte de fille En plus la tension appliqu e aux goupilles d en t te partir d un daughtercard ou la source ext rieure devrait tre gale ou moins qu la tension de VCCO de la banque qui contient l E S Par exemple un daughtercard 2 5V un q
200. oire de programmation de FPGA et les crira un dossier Le dossier est un binaire cru de l autobus de SelectMap ainsi pour sembler n importe quel raisonnable hors de lui vous devrez analyser par les donn es binaires Image de panneau de peau Ceci rendra la fen tre beaucoup plus petite pour se servir du programme de contr leur d USB plus facile sut de petits affichages comme ceux sur un oscilloscope ou un iPhone Fr quences de base d installation Cette option de menu montre une zone de dialogue permettant aux trois r seaux globaux fr quence s lectionnables d horloge d tre configur s Arrangements globaux de Mux d horloge Ceci te permet de changer la source de fr quence pour les r seaux d horloge qui ont une source s lectionnable de fr quence 1 2 7 Essai de production Examinez DDR Cette option de menu ex cute un essai de plage d adresses de MainBus sur le DDR qui est choisi Cet article de menu ne configure pas le FPGA avec la conception de r f rence a correctement r gl les horloges ou a remis z ro le FPGAs Il chouera si ces tapes ne sont pas compl tes On a tir l essai Cette option de menu contient la plupart des essais de mat riel qui peuvent tre ex cut s sur votre conseil Les essais qui ce travail de course de menu identiquement aux essais de mat riel que votre conseil passe avant l exp dition Il y a quelques options disponibles dans la fen tre de dialogue d arrangements La force une
201. ommande dure Dans ce cas ci D veulent se rapporter au chemin de la copie sur votre commande dure En raison des limitations du logiciel de Xilinx ISE dans Windows nous recommandons un chemin sans caract res d espace dans lui Les mauvais endroits incluent C Documents et atrangements username dessus de bureau 3 3Physique Dimensions Par convention le conseil est orient suivant les indications de la photo ci dessus de conseil avec le dessus gt du conseil tant le bord avec les connecteurs de l Ethernet RJ45 Le lt bon gt bord est C et F proche de FPGA Le c t laiss est le c t avec la parenth se de PCIe Le c t de dessus se rapporte au c t de la carte imprim e avec FPGAs et ventilateurs le c t lt arri re gt est le c t avec les trois connecteurs de daughtercatd L origine de r f rence du conseil est le centre du trou de support inf rieur de parenth se de PCI Toutes les dimensions physiques sont indiqu es en millim tres quand aucune unit n est indiqu e 3 4 Goupille noms de partie Des r f rences la goupille de la partie individuelle sont donn es sous la forme X Y Z X est un de U pour ICs R pour des r sistances C pour des condensateurs P ou J pour des connecteurs FB ou L pour des inducteurs TP pour des points test de mesure MH pour des structures de support FD pour des fiducials BT pour des douilles DS pour des affichages diodes lectroluminescente
202. ompatible avec PCIe Exprime 1 4 8 ou 16 fentes de ruelle Adapter physiquement le conseil dans une fente 4x ou 1x exigera une carte d adapteur comme ceux fournis par le catalyseur Si vous sautez cette tape alors AETest ne peut pas tre employ 3 5 Reliez le c ble RS232 Le contr leur de configuration montre des messages de statut une borne RS232 Si quand quelque chose est mal assortie la configuration des messages de cette de borne de volont erreur de rendement Normalement vous relieriez seulement ce c ble quand quelque chose ne travaille pas et vous voulez cortiger le probl me Employez le c ble plat foutni pour relier le port de MCU RS232 P3 une porte s rie d ordinateur la r troaction de vue des citcuits de configuration pendant la configuration de FPGA Ex cutez un programme terminal p riodique sur votre PC sur Windows vous pouvez employer HyperTerminal Commencez les communications HyperTerminal gt d accessoires de programmes et assurez vous que la porte s rie d ordinateur est configur e avec les options suivantes Bits par seconde 19200 Bits d informations 8 Parit Aucun Bits d arr t 1 Commande d coulement Aucun mulation terminale VT100 ou absents si disponible Hyper Terminal est un programme pauvre Vous pouvez employer le mastic ou le SecureCRT du logiciel de Vandyke si vous tes une personne moins tol rante 3 6 Reliez le c ble d USB Employez le c ble four
203. on lectrique maximum pour le DN9200K10PCIEST sur 3 3V est 1A Le courant pour 3 3 V n est pas pris directement de l alimentation d nergie d ATX ou de la fente de PCIe 25 3 Puissance 2 5V la puissance 2 5V est d velopp e du 12V en utilisant une alimentation de l nergie 30A 25 4La terre Toutes les tensions OV au sol sur le DN9200K10PCIEST sont partag es Une strat gie au sol monolithique de conception a t employ e Les filets GND SHIELD et GND_ANALOG sont directement reli s l avion au sol 25 5 R glement de tension moins de 2 typiquement 25 6 Raccordements de puissance Les sources primaires de puissance pour le DN9200K10PCIEST sont le connecteur de puissance expr s de lt graphiques gt de PCI De ces deux sources le DN9200K10PCIEST dessine le courant 12V toutes autres tensions sur le conseil sont produites MERE 2 Figure 111 Rep re expr s de puissance de graphiques de PCI Ce connecteur fonctionnera avec une alimentation d nergie standard d ATX En fournissent valu au dessus de 300W sont susceptibles de convenir pour l usage avec le DN9200K 10PCTEST Si aucune 6 goupille connecteur expr s de puissance de graphiques de PCI n est disponible vous pouvez employer un c ble d adapteur fourni La plupart des nouvelles alimentations d nergie ont maintenant ce connecteur disponible Notez que seulement 6 une goupille c ble de graphiques expr s de PCI devrait tre utilis
204. onception de r f rence sont trouv s dans le Xilinx ISE installent l annuaire dans l annuaire d unisims Des mod les de simulation sont galement fournis du conseil de DN9200K 10PCIES8T en g n ral avec les modules DDR2 des en t tes et de l interface de MainBus 6 Conception de r f rence de LVDS La conception d interconnexion de LVDS est de montrer l utilisateut comment mettre en application la communication source synchrone entre FPGAs En utilisant cette m thode la vitesse annonc e du syst me 900Mbs peut tre r alis e Si vous ne souhaitez pas employer l interconnexion source synchrone ignorez cette conception de r f rence avec le pr judice Tout FPGA FPGA l interconnexion dans cette conception constamment est conduit par un FPGA envoyant uni directionally une carte test Le FPGA de r ception examine la carte test pour assurer l exactitude contre un mod le connu La conception est pr vue pour caract riser la largeur de bande de l interconnexion entre FPGAs L Access pour examiner le statut est fourni au dessus de l interface de MainBus Notez qu il y a deux conceptions le lt CDA et le lt CBA gt Dans la conception les directions des raccordements de LVDS entre FPGAs sont continues Dans lt CBA y tous les signaux sont dans une direction vis vis les signaux de conception de ABC 6 1 Dossiers fournis La soutce est localis e Reference Designs de D FPGA DN9200K10PCIES8T N
205. onduire les deux signaux de FBB FBA A est chass de FPGA A de nouveau dans FPGA A Ce signal peut tre employ comme analogue PBA B ou il peut tre employ comme r troaction De m me FPGA B conduit un signal lui m me FBB B Le mod le d utilisation pour ces horloges exige que FPGA A ou B conduit une horloge identique sur les deux jambes du rendement de r seau et les deux FPGAs recoivent une horloge identique sur leurs entr es J S g q pour l usage dans les r seaux assortis d horloge FPGA A FPGA B GCLK Pin GCLK Pin Figure 52 Utilisation typique de FBA Vous pouvez avoir besoin galement de match la phase de cette horloge avec une source ext rieure de phase Dans ce cas ci le signal de retour devra tre employ comme r troaction un DCM ou un PLL Cette condition est commune si vous avez un daughtercard FPGA A FPGA B Non Global Source DDR Daugher Card SMA Ethernet etc Figure 53 Utilisation typique de FBA avec la synchronisation L additif retarde sur le r seau de r troaction sont donn s ci dessous FBB 0 86ns FBA 0 40ns Le r seau de FBB phase est en plus assorti aux signaux de daughtercard DCBBO0p21 et DCBB0n31 DCBTOp31 et DCBTOn31 Le r seau de FBA phase est en plus assorti aux signaux de daughtercard DCAO0p31 et DCA0n31 Ce fait peut tre employ pour cr er bas biaisent l horloge aux daughtercards 5 6 PCI expr s R seau de REFCLK Un r seau d horloge condui
206. oniquement 48 m gahertz Vous pouvez pouvoir r aliser l ex cution de FPGA FPGA sur cet autobus aussi haut que 125 m gahertz ou plus haut si vous ajustez des horloges d entr e et de rendement et ex cutez une analyse de synchronisation 20 2 Codes d erreur L interface de bus principale n a aucune mani re de signaler une condition d erreur sur des demandes lues mais quelques erreurs auront comme cons quence les m mes valeurs de sentinelle tant retourn es Suivtet une liste de ces valeurs OxABCDABCD Lautobus principal a indiqu chronom tr dehors PCIe seulement OxDEADDEAD L autobus principal a donn lecture des p riodes USB seulement Quand cette condition se produit un registre accessible en tant qu l ment de l espace lt de registre de configuration gt incr ments De cette facon il est possible que un programme principal d acc s d autobus v rifie qu une transaction de MainBus a r ussi OxFFFFFFFF L autobus de PCIe a chronom tr dehors Ce n est pas une valeur retourn e par le DN9200K10PCIEST La demande de PCIe n a pas t retourn e FPGA Q ne peut tre configur correctement OxDEAD5566 Cette valeur est retourn e par la conception de r f rence de groupe de Dini comme valeur par d faut quand une demande lue est une adresse qui n a aucun registre li elle 0x12345678 L autobus principal est handicap C est l tat de d faut du DN9200K10PCIEST quand il met sous tension Po
207. onn es binaires partir d un dossier et crit les donn es l adresse sur l autobus principal indiqu Les donn es sont crites dans le petit endian ordre L adresse est implicitement incr ment e apr s chaque DWORD des donn es Ce comportement peut tre chang pour crire une adresse de fifo l appui de contact Envoyez le fichier de commande Cette option lit un fichier ASCII Qui peut contenir lit et crit Lit causera les donn es d tre montr sur la fen tre de notation Les sp cifications pour le format de ce dossier sont celle qui peuvent tre impliqu es de l exemple ci dessous ANNONCE 08000000 WR 0000FFFF WR 000000FF ANNONCE 08000000 RD 3 Cet exemple crit 0x0000FFFF l adresse 0x08000000 0x000000FF l adresse 0x08000001 puis imprime les teneurs des adresses 0x08000000 par 0x08000002 1 2 6 Menu des arrangements information FPGA bourrant l information Montre une liste du FPGAs sur le conseil et leur cat gorie de type et de vitesse Cette information est stock e dans le flash de progiciels et n est pas d tect e dynamiquement Vous pouvez galement obtenir cette information outre de la chaine de FPGA JTAG except la cat gorie de vitesse Version du panneau Spartan MCU Cette option est employ e pour lire le nombre de version de progiciels du conseil courant Il y a deux types des progiciels du flash et du bal d tudiants Les deux types de progiciels la conception de r f
208. ont les possibilit s de conduire un DCM PLL ou l entr e de BUFG avec connu expliqu retardent dans le FPGA Presque sans exception et horloge ou signal sensible de bord devrait se relier seulement une goupille de CHROMATOGRAPHIE GAZEUSE sur le FPGA 5 1 Horloges globales Tous les lt r seaux globaux d horloge gt sur le DN9200K 10PCIEST sont LVDS signaux de Point to Point Les temps d arriv e des bords d horloge chaque FPGA phase sont align s longueur assorti sur la carte dans environ 100ps Ces horloges sont toutes appropri es la communication synchrone parmi FPGAs Puisque LVDS est tr s un bas tension balancez le signal diff rentiel vous ne peut pas recevoir ces signaux sans employer un amortisseur diff rentiel d entr e Entr es assym triques pas travail Une ex cution de Verilog d exemple d une entr e d horloge diff rentielle est donn e ci dessous Aclk ibufds de fil IBUFGDS GOCLK IBUFG O g clk ibufg I GCLKOp IB GCLKOn l always pOclk ibufg commencent Registres de extr mit L UCF ou en employant une directive de synth se vous devriez placer l attribut de DIFF TERM de l IBUFGDS POUR RECTIFIER Ceci est recommand parce qu il n y a aucune r sistance externe d arr t sut le DN9200K10PCIES8T Tous les r seaux globaux d horloge ont un point test de mesure diff rentiel Le c t positif du signal diff rentiel est reli la borne 1 place et le c t n gatif e
209. oupler par votre main Chapitre 5 Conception de r f rence Ce chapitre pr sente la conception de r f rence de DN9200K10PCIEST y compris l information sur ce que la conception de r f rence fait la facon l tablir partir des fichiers source et comment la modifier pour une autre application Cette phrase n a t jamais lue 1 But Le but de la conception de r f rence est de d montrer comment on pourrait mettre en application la plupart des possibilit s de mat riel du conseil pour fournir un projet d exemple pout examiner l coulement de conception et pour d terminer des erreurs lectriques de connectivit sur le conseil Tandis que la conception de r f rence ou les parties de lui pourrait tre utiles comme point de d part pour votre projet ce n est pas vraiment un produit ainsi en vous aidant modifiez la conception de r f rence pour convenit vos besoins n est pas dans la port e du soutien de votre conseil Voir le diagramme ci dessous Modify the reference Things that Things Dini Group design so that it uses Dini Group will do for you DDR2 as a high speed makes money on buffer to some other interface Figure 139 Diagramme de corporation de strat gie de groupe de Dini 1 1 Interfaces employ es par conception de r f rence Les interfaces que la conception de groupe de Dini emploie les interfaces suivantes M moire DDR2 Appui expr s de PCI w DMA USB Autobus principal LED Bouton de l
210. our le type de partie choisissez le type de FPGA install sur votre conseil Veillez ajouter le dossier fourni de ucf au projet ou produit endroit et conduisent ne travaillera pas Courez la carte mettez en application et produisez des tapes 1 3 L utilit de construction Make bat Si vous n utilisez pas un tiers outil de synth se alors vous devriez employer le manuscrit fourni en lots pour produire des dossiers de programmation de la conception de r f rence La volont de manuscrit en lots synth tisent en utilisant XST de la source assignant la valeur correcte chacun define commutez dans la source L utilit de construction est trouv e au DN9200K10PCIF8T build_xst make bat Ce fichier s quentiel peut tre employ pour courir XST ISE et bitgen Vous pouvez devoir courir make bat de l int rieur d une session de Cygwin ou avez autrement le programme sed install Vous pouvez galement devoir ajouter l annuaire de casier de Xilinx votre chemin ainsi aux appels de pair de commande le programme correct Il y a ligne de commande options qui font produire le manuscrit la conception correcte de r f rence Puisque toutes conceptions de r f rence emploient les m mes fichiers source Le plus g n ralement vous voudriez faire la conception lt assym trique gt ou lt principale de r f rence Ceci inclut le contr leur DDR2 Type gt make bat CHOISISSENT pour changer la compilation courante de so
211. outir l horloge sur un syst me synchrone la moiti fr quence am liorez l int grit de signal de l horloge 5 Ressources Les ressources lectroniques suivantes vous aideront pendant le d veloppement avec votre conseil 5 1 CD d utilisateur Le CD d utilisateur contient tous documents lectroniques exig s pour toi pour actionner le DN9200K10PCIEST Ceux ci des conceptions incluent les sch mas le manuel d utilisateur de FPGA r f rence et des datasheets La structure d annuaire du CD est comme suit Config Section Code V La source de progiciels de DN9200K10PCIEST Datasheets V code Ce code est fourni au cas o le groupe de Dini obtiendrait le coup par un m t ore Dans d autres circonstances vous ne devriez pas devoir regarder dans cet annuaire Un datasheet pour chaque partie utilis e sur le conseil Vous aurez besoin de ces derniers pour connecter avec succ s avec des ressources sut le DN9200K10PCIES8T DNMEG xxx Informations sut un certain commun facultatif Daughtercards Documentation Dini USB Spec Contient des informations sur mettre en application le logiciel d USB ce des interfaces avec le conseil Ce document davantage est d taill au sujet du logiciel r el exig dans une application de Windows ou de Linux Documentation N manuel N Contient ce document Documentation MEG400 connectio Contient un bilan les listes le pinout de toutes les cartes disponibles imm diatement de fille de groupe
212. p rature de fonctionnement recommand e maximum du FPGA est 85 L exactitude de la sonde de temp rature est au sujet de 0C 5C Quand les circuits de configuration mesurent la temp rature de n importe quelle l vation de FPGA au dessus de 80 ils un configureront imm diatement le FPGA chaud et l emp chent de modifier Quand la temp rature chute en dessous de 80 les circuits de configuration permettront encore au FPGA de configurer Quand ceci se produit un message appara tra sur le port des CONFIG RS232 P3 Un r sultat d essai d exemple est donn ci dessous Ze kee ek de ek e ek eek ek kk kk kk be eek ee eek eoo oe petere eee eek eek ALERTE DE LA TEMP RATURE FPGA LA TEMP RATURE COURANTE 81 DEGR S DE C LA TEMP RATURE DE SEUIL 80 DEGR S DE C LE FPGA EST S EST D GAG AFIN D ESSAYER D EMP CHER LE DOMMAGE PAR LA CHALEUR LE LOGICIEL EMP CHERA LA RECONFIGURATION JUSQU LA TEMP RATURE LAISSE TOMBER UN PLEIN DEGR AU DESSOUS DE LA TEMP RATURE DE SEUIL 3 kokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokok 3 Xk3kokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokokok ALERTE DE LA TEMP RATURE FPGA A LA TEMP RATURE COURANTE 79 DEGR S DE C LA TEMP RATURE DE SEUIL 80 DEGR S DE C LE FPGA S EST LAISS TOMBER AU DESSOUS DU SEUIL
213. pas crit ce conducteur C est le conducteur d exemple du cypr s quip de CY7C68013 Quand le conducteur est correctement install dans les fen tres le dispositif appara tra comme dossier dans le syst me de fichiers avec le chemin suivant N N Ezusb 0 gt Pour agir l un sur l autre avec le dispositif ouvrez une POIGN E au dispositif en utilisant CreateFile Poien e de POIGN E CreateFile lt N N N N NN Ezusb 0 GENERIC WRITE FILE SHARE WRITE NULLE OPEN EXISTING 0 NULLE Dans le cas des dispositifs multiples les chemins peuvent tre lt EZUSB 1 gt lt EZUSB 2 etc Les fonctions disponibles en utilisant le conducteur sont mises en application en tant qu op rations de lt commande Employez la fonction de DeviceloControl dans Windows h 4 1 2Linux Pour utiliser l USB dans Linux employez le fichier C fourni d usbdrvlinux fourni sur le CD d utilisateur dans AE Test usb conducteur Se relier au dispositif se produit en utilisant le conducteur usb open la fonction la poign e interne usb open 0x1234 0x1234 0 les usb devfs fournit les fonctions exig es pour faire une demande de fournisseur ou un transfert en masse Ce sont les seuls deux types de communication exig s 4 2 PCle Le comportement du DN9200K10PCIEST en ce qui concerne une interface expr s de PCI est donn dans le chapitre de mat riel Acc der au PCI expr s d un programme de logiciel de centre serveur exi
214. pouvez galement compiler la source de conception de r f rence fournie sur le CD et placer les dossiers produits de bit sur la carte instantan e compacte Ins rez la carte instantan e compacte fournie marqu e lt conception de r f rence gt dans votre lecteur de cartes d USB Assurez vous que la carte contient au moins ces trois dossiers FPGA A bit FPGA B bit main txt Les dossiers FPGA A B bit sont des dossiers cr s par le bitgen de programme de Xilinx une partie des outils d ISE 9 2 Le dossier main txt contient des instructions pour le contr leur de configuration de DN9200K10PCIEST incluant qui FPGAs configurer et quelle fr quence les r seaux globaux d horloge devraient tre automatiquement ajust Un dossier de main txt d exemple peut tre trouv sur la carte fournie de CompactFlash ou sur le CD d utilisateur 3 3 Ins rez la carte instantan e compacte Cette tape implique d ins rer la carte de CompactFlash dans la fente de DN9200K10PCIE8T CompactFlash Aucun autre conseil n est donn 3 4 Installez DN9200K10PCIES8T dans l ordinateur facultatif Si vous projetez employer le DN9200K10PCIEST dans une fente expr s de PCI installez la maintenant Faites ceci avec le courant coup Je ne pense pas que c est chaud permutable Si vous n employez pas le DN9200K10PCIEST dans une fente expr s de PCIe sautez cette tape Le conseil peut la place tre de table actionn Le DN9200K10PCIEST est c
215. pouvez choisir un dossier de hex Apr s une minute le programme chargera le dossier de sortil ge dans le bal d tudiants Quand vous actionnez le cycle le conseil alors les donn es de programmation seront charg es dans le FPGA Q 5 Chargez l image directement dans FPGA au dessus d USB Dans les fen tres programmez le contr leur d USB vous pouvez droit cliquez sur le FPGA Q et choisissez le lt programme ce fpga Apr s choix d un dossier de bit le programme chargera le FPGA Quand les puissances de conseil vers le bas et en arri re dessus les donn es de programmation seront perdues 6 Programmez le PROM au dessus du PCI expr s Ce n est pas tr s fiable Le PCI expr s ne peut pas tre employ pour programmer le FPGA directement parce que le FPGA est exig pour tre configur pour le PCI expr s pour fonctionner 4 8 Registres de configuration Certaines des commandes sur le conseil sp cifiquement les horloges sont acc d es bien que la configuration s enregistre Le PCI expr s le CompactFlash et l USB tous ont acc s ces registres de fa on ou d autre Voyez la section correspondante Registres de configuration de FPGA FPGA_SELECT OxDFOC FPGAQ CONTROL OxDFBO BEGIN READBACK OxDFDD END READBACK OxDFDE Compteurs d instruction de MainBus PCI COMMUNICATION OxDF15 FPGA COMMUNICATION 0xDF39 qu interconnexion GPIF EP2TCO OxDFAO GPIF EP2ICI OxDFA1 GPIF EP2IC2 OxDFA2 GPIF EP2TC3 OxDFA3 Comp
216. pr s il peut tre coinc dans la remise Quand ceci se produit une LED rouge a marqu la REMISE de syst me ou la REMISE DURE pr s du connecteur d USB est allum e C est habituellement le r sultat d une panne de courant Vous pouvez voir lesquelles des tensions posent le probl me en regardant la ligne des LED rouges le long du bord gauche du conseil Un sera allum pour chaque puissance qui a chou Mesute 12V avec un multim tre Il devrait tre au dessus de 11 3V 12V peut tre instable Reliez une vieille commande dure une de 4 connecteurs broches sur l alimentation d nergie Le conseil a besoin 6 de la goupille connecteur de puissance expres de graphiques de PCI m me lorsqu install dans une fente expr s de PCI 29 2 Le conseil ne r pond pas au dessus du PCI expr s V rifiez d abord que le conseil n est pas dans la remise comme d crit ci dessus Apr s voyez sila LED bleue c t de FPGA Q est allum e Cette LED montre si FPGA Q est configur S il n est pas configur alors il pourrait y a un probl me avec le dossier de programmation instantan Vous pouvez voit si ce FPGA programmera en utilisant l USB ou un c ble de JTAG Si le FPGA est programm avec un bitfile autres que lt point final expr s fourni de fonction de PCI le plein maintenant avec DMATM y alors vous tes tout seul Autrement v rifiez le directeur de dispositif de Windows Si et le dispositif inconnu appar
217. principal sont reli s directement l IOS de LXT RocketlO Selon les exigences de la norme expr s de PCI les signaux de transmission du FPGA sont pass s par des condensateurs de C A accouplement Pour l amusement les signaux de r ception du centre serveur sont galement pass s par des condensateurs de C A accouplement Le RocketIO exige d une fr quence de base de r f rence de fonctionner Sur des conseils avec un LX50T cette horloge est fournie sur la goupille MGTREFCLKP 112 100 m gahertz Selon les exigences de Xilinx cette fr quence est identique la fr quence assur e par le connecteur de centre serveur sur le signal expr s de PCI REFCLK Sur des conseils avec un FX7OT la fr quence de base est la place de 250 m gahertz exactement 2 5 fois o la fr quence du signal de REFCLK a fournies par le connecteur de centre serveur En cr ant un noyau l aide du g n rateur expr s de noyau de PCI de Xilinx vous devez dire au programme de magicien la fr quence de cette horloge et quelles goupilles elle relie Il y a galement un synth tiseur qui peut produire de 100 ou 250 m gahertz pour l usage avec RocketlO Ce synth tiseur est d crit dans une autre section Xilinx ne recommande pas de synth tiser une fr quence de base de r f rence pour l usage avec le PCI expr s parce que ce n est pas un mod le soutenu U3 6 toas F d utilisation P
218. que Selon le Virtex 5 datasheets la tension appliqu e maximum tous les signaux d E S sur le FPGA est la tension de lt VCCO li e la carte de fille Ceci signifie que vous ne devriez pas essayer de d passer l IOS dans une interface de FPGA au dessus de la tension d interface indiqu e en ce manuel 2 2 Autre Quelques parties du conseil sont physiquement fragiles Faites attention suppl mentaire en manipulant le conseil pour viter de toucher les connecteurs de daughtercard Laissez les couvertures sur les connecteurs de daughtercard toutes les fois qu elles sont non utilisables Utilisez le mat riel de support pour fixer des daughtercards Les en t tes ext rieurs de b ti avec des c bles attach s eux endommageront par la suite le conseil quand votre chaise roule au dessus du c ble Si vous avez des c bles attach s votre conseil utilisez les serres c ble 3Pr alimentation sur des instructions La plupart des c bles et des connecteurs sur le conseil ne sont pas appropri es chaud permutent et devraient donc tre reli es avant les puissances de conseil dessus L image ci dessous repr sente votre DN9200K10PCIE8T Vous devrez connaitre l endroit des pi ces suivantes r f renc es en ce chapitre DCBT top Power LEDs Reset Button CompactFlash Fr memar Nel i e DCBB bottom Figure Substance de 5 DN9200K10PCIEST que vous devez connaitre pour obtenir commenc Le FPGAs sur le con
219. re de conducteur d AETest Les adresses sont des excentrages de byte de l endroit BARO Tous les registres sont de 32 bits et ne devraient pas tre crits ou lire en utilisant le byte permet Ox 00 pleine fonction Ox 04 pleine fonction Ox 08 Ox 0C Ox 10 Ox 14 TX Ox 18 Ox 1C ventilateur Ox 20 Ox 24 Ox 28 Ox 2C Ox 30 Ox 34 Ox 38 Ox 3C Ox 40 Ox 44 Ox 48 Ox 4C Ox 50 Ox 54 Ox 58 Ox 5C Ox 60 Ox 64 Ox 68 Ox 6C Ox 70 Ox 74 Ox 78 Ox 7C Ox 80 Ox 84 Ox 88 Ox 8C Ox 90 Ox 94 VERSION Nombre de version pour de le point final expr s de PCI DATE Compilez les donn es de lt du point final expr s de PCI DESIGN TYPE Valeut constante GIPCLK SYNTH IIC commande du synth tiseur de refclk de GTP RESET CTRL RS232 CTRL Tours en marche et en arr t les signaux de RS232 RX et de LED CTRL Permettez la commande manuelle du statut LED FAN TACH Le compteur s est reli l entr e de tachym tre de DESC DMAO0 A0 Commande de DMA DESC DMAO0 A1 DESC DMAO0 AMASK DESC DMAO CTRL DESC DMAO POLLI lt DESC DMAO0 CURRARD DESC DNA CURRAEX DESC DMAO0 FIFO COUNT lt DESC DMA1 A0 DESC DMA1 A1 DESC DMA1 AMASK DESC DMA1 CTRL lt DESC DMA1 POLLI lt DESC DMA1 CURRARD DESC DMA1 CURRAEX DESC DMA1 FIFO COUNT lt CLK CNT DMA Compteur d horloge CLK CNT USER Compteur d horloge CLK CNT CONFIG Compteur d horloge CLK CNT MB48Q Compteur d horloge CLK CNT REFQ Compteur d horloge CL
220. re deux horloges la carte de fille hors de la phase entre eux Vous devriez galement apprendre comment indiquer des param tres de synchronisation dans le FPGA partir du lever bord au bord en chute d une horloge moins que vous soyez dispos utiliser une horloge de coefficient d utilisation de non 50 la fr quence maximum de cette m thode est exactement moiti cela des m thodes plein synchrones 28 2 5 M thodes synchronisantes incorrectes Parfois les gens cr ent inexactement un r seau d horloge de daughtercard Habituellement ils ne notent pas leur erreur parce que les erreurs apparaitront seulement juste avant la date limite de projet 28 2 5 1 Exp dition d horloge Vous pouvez penser lt il est 16 h et je veux aller la maison gt Mais la production d une horloge du FPGA et l utilisation de elle pour synchroniser dans les donn es sur le daughtercard auront dans la plupart des cas comme cons quence une violation de tenir temps Meg Array Connector Figure 134 chouer d exp dition d horloge de carte de fille Si vous faites ceci vous devez ralentir votre horloge de fa on ou d autre Vous pouvez employer la r troaction externe les l ments d ODELAY ou la colle La violation de la prise est l une des exp riences les plus humiliantes aux lesquelles un jeune ing nieur fera face jamais 28 2 5 2 PLLs de cascade Si vous essayez d employer la m thode synchrone globale d horloge et puis emp
221. rence et l application de contr leur d USB sont seulement garantis pour fonctionner en utilisant des vetsions correspondantes de chacun Si vous mettez jour un vous devriez mettre jour les autres Relevez les temp ratures de FPGA Montre la temp rature courante du sur meurent des sondes de temp rature de FPGA Affichage de menu de m moire de force Quand la conception de r f rence de groupe de Dini n est pas charg e dans au moins un FPGA le menu de conception de r f rence de FPGA est handicap Forces de cette commande de menu qui menu montrer dans cette situation Le contr leur d USB d termine si la conception de r f rence de groupe de Dini est charg e en lisant un endroit de m moire sur l autobus principal et en comparant le r sultat une valeur pr d termin e Ce menu peut galement tre handicap parce que la communication d USB FPGA est handicap e Mettez en marche le dispositif de m moire de masse Cette option de menu changera le comportement d USB du conseil de sorte qu elle apparaisse en tant que lecteur de cartes de CompactFlash votre ordinateur Contr le bascule de sant d esprit Normalement le logiciel emp chera la programmation d un FPGA avec un dossier de peu compil pour n importe quel type de FPGA autres que celui install sur votre conseil Cette option de menu neutralisera ce comportement Par relecture de FPGA Cette option de menu lira le contenu entier de la m m
222. rloge Points test de mesure de mesure de tension TP2 TP4 TP7 TP9 TP10 TP5 TP6 TP11 TPI2 TP14 TP17 TP18 1 0V_A 1 0V_B 2 5V 3 3V 5 0V VDIMM_A VDIMM_B MGT_AVCC MGT_AVTT MGT_AVCCPLL VIO_DCA0 VIO_DCA1 Ces points test de mesure sont pr vus pour mesure des tensions de conseil Ils sont situ s commod ment le long de la gauche bord du conseil c t des LED Ils sont reli s aux alimentations d nergie avec les fils minces ainsi toi ne devrait pas essayer pour tirer plus que 100mA de ces derniers points TP19 VIO_DCA2 TP21 VIO_DCBB0 TP22 VIO_DCBB1 TP23 VIO_DCBB2 TP24 VIO_DCBTO TP25 VIO_DCBT1 TP26 VIO_DCBT2 Points test de mesure de signal de DIMM TP50 DIMMA_CAS Ces signaux sont sous le DIMMs sur TP51 DIMMA WEZ arri re du conseil Ils sont pr vus pour TP52 DIMMA_DQSp0 sondage des signaux DDR2 pour l utilisateur de correction TP53 DIMMA DQ00 logique TP58 CLK DIMMA CKO0p n TP60 DIMMA_RAS TP54 DIMMB_CAS TP55 DIMMB_WE TP56 DIMMB_DQSp0 DES DIMMB_DQ00 TP59 CLK DIMMB CKO0p n TP61 DIMMB RASZ 7 Interface d USB Le DN9200K10PCIEST permet l utilisateur FPGA de communiquer un PC de centre serveur au dessus d USB Les circuits de configuration permettent ceci en jetant un pont sur l USB l interface de bus principale Pour la plupart des utilisateurs mettre en application la communication d USB sera aussi simple que faisant un contr leur principal d a
223. ro hold time Meg Array Connector Figure 132 Source synchronisante de carte de fille synchrone Le daughtercard conduit une horloge dans les broches de cc du connecteur de daughtercard Cette horloge est utilis e pour verrouiller l IOS Cette m thode devrait tre employ e pour des fr quences exc dant 150 m gahertz parce que la phase tol rance du Virtex 5 FPGA et l horloge prot gent des dispositifs sur le DN9200K10PCIEST EXTO et les signaux EXT1 emp chera une conception syst me synchrone fiable aux vitesses lev es Cette m thode a l avantage d tre la technique de conception la plus rapide En plus aucun DCMs ou PLL ne sont exig s C est la seule m thode qui fonctionne avec une horloge non relax e 28 2 4 4 Horloges de travers Daughter l Card FPGA Meg Array Connector Figure 133 Carte de fille synchronisant tol rant oblique Il est possible de cr er un syst me synchrone d E S qui est tol rant des diff rences de phase entre les associ s de lien Dans l exemple ci dessus des sorties sont synchronis es sur le bord en chute de l horloge et des entr es sont synchronis es sur le bord de mont e de l horloge L avantage de ce syst me est que c est le r seau d horloge le plus simple il n exige pas une horloge relax e aucun DCM ou PLL L inconv nient est qui est exige l utilisation des bascules de DDR qui peuvent ne pas tre disponibles sur toutes les pi ces alors vous devriez condui
224. ron 1 kilohertz Ceci signifie que les pointes de tension passag res peuvent ne pas d clencher une remise de conseil 25 8 A travers trou de puissance Points d Access Chaque rail de puissance exigeant plus que 100mA sur le DN9200K10PCIEST a un point test de mesure consacr li lui Ce point test de mesure est un travers trou deux goupille endroit o la borne une est le rail de puissance et la borne deux est une prise de terre au sol Ces endroits de point test de mesure conviennent fournir au moins 2A ind pendamment de l alimentation lectrique ou des possibilit s du filet de puissance TP16 1 0VA D 9 i Fieure 112 Points test de mesure de puissance La borne une est angle droit La borne deux est ctrculaire Ces essai points conviennent au c blage si la puissance est hors carte n cessaire pour quelque raison Peut tre vous devez apporter la puissance dedans d une source ext rieure 25 9 Mesure TP de puissance Les essai points suivants sont situ s le long du bord gauche du conseil c t d une LED li e ce filet de puissance Ces points test de mesure sont les garnitures carr es Ils ne sont pas appropri s la puissance de approvisionnement au conseil ou outre du conseil Figure 113 Rep re de panne de courant de LED TP14 10VA DNI o COPPERDOT Figure 114 Circuit de point de sonde de puissance L indicateur de r f rence de point test de mesure n est pas vident sur silks
225. rtaines des boules de paquet n ont aucun emplacement correspondant d E S sur le morceau Un sch ma fonctionnel est donn au dessous de montrer les ressources disponibles sur le conseil o les deux FPGAs sont lt petit gt type MICTOR DDR2 SODIMM 4GB Max DDR2 SODIMM 4GB Max 10MB s Data Path MB 35 0 1 DDR2 controller 1DDR2 controller 1 provided d provided Spartan not available for user 134 V o 29 EE Virtex 5 umi SPI Flash Virtex 5 25 LX110 LX220 or LX110 LX220 or 2 LX155 LX155 u FF1760 FF1760 FPGA Q Virtex 5 LX50T or z o 9 o 5 PCI Express endpoint Provided siqan 006 D 8 Lanes siq 006 t 8 v 1 8V 25V 3 3V 1 8V 2 5V 3 3V PCI Express 1 1 2 5Gb s PCIExpress 2 5 0Gbis D M 1 1 Busses can combine to form 24 H 40 LVDS pairs for insane speeds LEDs FPGA B FPGA A 2 A Ultra low performance LEDs N FPGA B header 24 Pushbutton Ce o FPGA A and B FPGA B RS232 Serial Port p FPGA A and B Ultra low performance header Figure 36 Sch ma fonctionnel de DN9200K10PCIEST LX110 La quantit d interconnexion entre FPGAs sont r duites Daughtercard DCBT n est pas disponible FPGA A ne peut pas directement communiquer directement avec FPGA Q Note Le bidon expr s de PCI soit encore utilis pour la configuration de FPGAs ou pour des
226. rticle dans la barre de menu est d crit plus tard dans cette section DiNi Products USB Controller 5 ni xi File Edit FPGA Configuration FPGA Reference Design Mainbus Settings Info Production Tests Service Refresh Disable USB gt FPGA Com Clear Log v Scroll Log Figure 20 Fen tre de force de contr leur d USB 1 1 1 R g n rez le bouton Le bouton de r g n ration met jour le graphique de conseil en questionnant le DN9200K10PCIES8T et en relisant son statut Le programme de contr leur d USB vote maintenant le conseil constamment ainsi ce bouton est en grande partie sans signification Pur urgduets OJH g File Edit FPGA Configuratio Figure 21 R g n rez le bouton 1 1 2 Neutralisez permettez l USB Pour communiquer la conception de FPGA l aide de l USB l interface de lt MainBus gt est employ e Voyez le chapitre de mat riel pour plus d information sur cette interface Quelques utilisateurs choisissent de ne pas utiliser l autobus principal pour la communication d USB Pour permettre ces utilisateurs de se servir des signaux dans l autobus principal pour leurs propres buts le contr leur d USB fait attention ne pas utiliser l autobus principal moins que permission explicitement donn e par l utilisateur L utilisateur peut donner la permission d utiliser l autobus principal en appuyant sur le bouton lt permettent d USB FPGA communication Il peut retirer que la permi
227. rtz Les d tails au sujet de la m thodologie appropri e d horloge pour l interface d Ethernet est dans la section d Ethernet 5 7 3 Horloges DDR2 Les signaux de CK dans l interface DDR2 sont d crits dans la section de l interface DDR2 SORTIES CLK DIMMA CK2p E39 CIE DIMMA CK2n EA0 CLK DIMMB CK2p AC33 CLK DIMMB CK2n AD32 ENTR ES CLK_DIMMA_CK2p AM13 CLK DIMMA CK2n AN14 CLK DIMMB CK2p AM13 CLK DIMMB CK2n AN14 Notez que sur le netlist ces signaux se relient au FPGA deux fois une fois sur la banque de l interface DDR 1 8V et une fois sur la banque globale d entr e d horloge 2 5V Le 2 5V raccordements de banque d horloge devrait tre employ comme entr es et les signaux de la banque 1 8V devraient tre configur s comme sorties Pour des signaux d entr e employez la norme de LVDSEXT avec l attribut de DIFF TERM r gl POUR RECTIFIER Si les interfaces de DIMM ne sont pas employ es ceux ci peuvent tre employ s en tant que traces externes de r troaction L externe retarde est donn ici CLK DIMMA CK2 0 65ns CLK DIMMB CK2 0 63ns 5 7 4 Horloge de SMA B et E Tout le FPGAs ont une paire de connecteur de SMA reli e directement aux entr es d horloge globales La banque s est reli e ces signaux est une banque de 2 5V Laiss entrer des normes soyez LVCMOS25 SSIL25 LVDS DIFF SSTL18 Goupilles AM28 AN28 de FPGA A Goupilles AK28 AK27 de FPGA B LOP GC D15 44N GC VREF 4 LON GC D14 4
228. s F pour des fusibles bloc alim pour des modules d alimentation d nergie Q pour les semi conducteurs discrets RN pour des r seaux de r sistance G pour des oscillateurs X pour des douilles Y pour des cristaux et la monture de PCIe lt Y gt est un nombre identifiant uniquement chaque partie d autres parties de la m me classe lt Z gt est la goupille ou le nombre ou le nom de borne comme d fini dans le datasheet de la pi ce Datasheets pour toutes les pi ces standard et facultatives utilis es sur le DN9200K 10PCIES8T sont inclus dans la biblioth que de document sur le CD d utilisateur 3 5 Coupures sch matiques Des sch mas sch matiques partiels sont inclus dans ce document pour faciliter l arrangement rapide des dispositifs du DN9200K10PCIEST Ces coupures ont t modifi s pour la clart et la bri vet et peut tre absent signaux pi ces noms nets tiquettes et raccordements Des sch mas non modifi s sont inclus dans le CD d utilisateur comme pdf Concevoir la logique d interface pour les parties externes sur ce conseil exigera certainement au moins une certaine utilisation du sch ma Employez le dispositif de recherche de pdf pour rechercher des filets et des pi ces AGlossaire En ce manuel des r f rences sont faites ces choses qui peuvent ne pas avoir aucune signification toi Spartiate Spartiate se rapporte au dispositif de Spartan 3 FPGA employ par Config FPGA DN9200K10PC
229. s ChipScope iMPACT Ndefault ipf Boundary Scan s File Edit View Operations Options Output Debug Window Help lg H X D B xax 2a Boundary Scan i 0 SlaveSerial BalSelectMAP malDesktop Configu i galDirect SPI Config gt MPACT Modes xc5vix110 xc5vix110 file file Get Device ID Get Device Signatur mj Check Idcode E Dand Chahin Dar IMPACT Process Operations Boundary Scan x Internal signal indicates that chip is configured 1 Value of DONE pin 1 Indicates when ID value written does not match chip ID D Decryptor error Signal 0 System Monitor Over Temperature Alarm 0 INFO 1MPACT 2219 Status register values INFO iMPACT 0011 1111 0111 1110 0000 1000 0100 0000 INFO iMPACT 579 5 Completed downloading bit file to device INFO iMPACT 580 5 Checking done pin done 5 Programmed successfully PROGRESS END End Operation Elapsed time 8 sec Dutput A Error A Warning Configuration Platform Cable USB 6 MHz usb hs Figure 19 impact reli FPGA JTAG de visibilit comme Xilinx xc5vlx110 fpga f bit Le premier article dans la chaine repr sente FPGA A puis B puis C et finalement l extr mit de la cha ne est le PCI FPGA expr s appel le lt Q gt par convention 8Passer F licitations Vous avez programm le DN9200K10PCIES8T et venez d apprendre tous les dispositifs q
230. s on fournit un code d IOCTL qui lira et crire les diff rents bytes au DN9200K10PCIES8T barrent la plage d adresses ou un bloc ou une m moire 9 3 9 7 Ex cution En utilisant de le point final expr s de PCI pleine fonction maintenant le TM fourni avec DMA les mesures suivantes de vitesse ont t pris DMA de centre serveur FPGA 510 MB s DMA de FPGA au centre serveur 350 MB s Acc s de cible de centre serveur FPGA 66 MB s Acc s de cible de FPGA au centre serveur 4 MB s Autobus principal FPGA de centre serveur 11 MB s Autobus principal de FPGA au centre serveut 2 4 MB s Note 1 Employer la m thode de DMA de grands amortisseurs dans le conducteur Cette m thode limine des frais g n raux de conducteur Note 2 Cette vitesse peut tre augment e par 2x employant le double double mot crit Note 3 Cette vitesse peut tre grimp e jusqu la vitesse d acc s de cible en mode de fifo Note 4 Le nom et pr noms de Picasso tait lt La Santisima Trinidad Ruiz Blasco y Picasso Lopez de Pablito Diego Jose Santiago Francisco de Paula Juan Nepomuceno Crispin Crispiniano de los Remedios Cipriano De gt 9 3 9 8 64 bit addressing le 64 bit addressing n a aucun effet sur l op ration 9 4 Autre a fourni des conceptions pour le LXT Si vous n examinez pas la logique expr s de point final de PCI sp cifiquement vous voulez tr s probablement employer de point final expr s de PCI pleine fon
231. s avez deux LX330s 134 lt signaux de p gt qui sont toujours disponibles 134 signaux de n qui sont toujours disponibles C est un total de 468 signaux qui peuvent tre employ s entre A et B qui n ont pas galement un autre but Chacun FPGA FPGA au signal d interconnexion est examin 900 mis bande avant l exp dition aucune mati re que la cat gorie de vitesse est install sur votre conseil Des vitesses plus lev es sont possibles donn les pi ces appropri es de m thodologie de synchronisation d E S et de cat gorie de vitesse Les pi ces Virtex 5 sont annonc es pour aller aussi rapidement que 1 2 Gbs mais je ne l ai pas essay la conception de r f rence de groupe de Dini applique une m thode plus ancienne d une note de Virtex 4 APP L information sur la facon dont r aliser cette vitesse de commutation d interconnexion peut tre obtenue en examinant la note XAPP855 d application de Xilinx D autres m thodes d implanter l interconnexion de haut largeur de bande sont d crites dans XAPP860 Dans un syst me synchrone entre deux FPGAs et un DCM z ro retardez dedans le mode la synchronisation suivante est possible Horloge dehors 3 4ns La trace tetardent 1 7ns Biais d horloge 0 2ns Coefficient d utilisation 0 05ns mode de DDR seulement Frousse 0 1ns ajustez aux JUJUBES Installation 1 0ns 6 4ns Fr quence maximum 156 m gahertz Si LVDS est employ veillez assigner l attribut
232. s contiennent un lt _C dans la goupille nom Des goupilles avou es dans le diagramme ci dessus qui sont soulign es sont reli es aux goupilles de VREF gt sur le Virtex 5 FPGA Ces goupilles de FPGA sont utilis es pour assurer une r f rence de tension utilis e comme tension de seuil pour les signaux sur cette banque L utilisation de ces goupilles est seulement n cessaire en utilisant des normes de seuil telles que SSTL DCI est employ sut toutes les banques de FPGA E S reli es un en t te de carte de fille La r sistance de r f rence est SU Chaque banque de Virtex 5 qui est reli e un en t te DCI dans permis 28 2 3 Horloges globales La goupille de carte de fille dehors d finit 6 bornes de rendement d horloge Ces sorties d horloge sont pr vues pour tre employ es 3 signaux d un diff rentiel VDS Deux signaux GCA et GCB d horloge se relient aux entr es d horloge de z CHROMATOGRAPHIE GAZEUSE gt sur le FPGA Ces horloges peuvent tre employ es seulement par le FPGA qui est associ l en t te Daughter Card DN9200K10PCIEST Other Bi directional 10 FPGA FPGAs Differential or Single Ended GCLK GCAp GCLK PGCLK PGCLK GCBn GCCp i PLL GCCn Meg Array Connector LVDS only Matched Phase Figure 129 Goupille fonctions d horloge de carte de fille Le signal de GCC p n conduit par chaque FPGA se relie un amortisseur global d horloge et peut tre employ par tout les F
233. s de daughtercard ont t sp cifiquement concues pour tr s grande vitesse que des moyens ils sont galement sp cifiquement concus de casser facilement Lisez le chapitre de mat riel au sujet de la facon installer correctement des cartes de fille avant de l essayer 4Puissance sur des instructions Mettez en marche l alimentation d nergie d ordinateur de bureau pour l op ration d ordinateur de bureau ou l ordinateur op ration de PCIe Figure 8 Le sch ma 8 Quand les mises sous tension de DN9200K10PCIEST il charge automatiquement les dossiers de conception de Xilinx FPGA fin avec une prolongation de bit a trouv sur la carte de CompactFlash dans la fente de CompactFlash dans le FPGAs selon l instruction dans le dossier de main txt sur la carte de CompactFlash Ce processus peut prendre 5 ou 10 secondes Car chaque FPGA est configur un bleu voisin lt FATT gt la LED s allumera 4 1 R troaction RS232 fini de configuration de vue Le but du port de RS232 de lt MCU est de te permettre de d terminer pourquoi le conseil ne se comporte pas comment vous pr voyez Il y a quelques commandes RS232 fini disponible toutefois la plupart des personnes ne les emploient pas Comme mises sous tension de DN9200K10PCIEST votre borne RS232 reli e P3 des informations d affichage sur le processus de configuration Si de FPGAs l chouer jamais configurer en utilisant la carte instantan e compacte ceci est
234. s horloges 700 M gahertz De biaisez individuellement chaque peu en utilisant des l ments d IDELAY Employez un mod le de formation ou le dur code le correct retardent des valeurs pour chaque entr e 800 M gahertz Employez la norme de signal de LVDS 900 M gahertz De biaisez dynamiquement chaque peu pour expliquer la variation de la temp rature et de tension 1 Gigahertz Les pi ces de cat gorie de vitesse les plus lev es sont exig es Notez que pour des vitesses au dessus de 550 m gahertz vous devez utiliser les modules d ISERDES et d OSERDES qui ajoutent la latence votre interconnexion Aux vitesses plus consid rablement que 500 m gahertz l sont plus d un horloge cycle de latence dans la trace de conseil seul retardent Notez en outre qu en utilisant la technique d ISERDES ou d IDELAY la latence n est plus fix e entre le FPGASs et la par ruelle lt cycle gt De biaisez sera galement exig Pour la largeur de bande maximum entre les pi ces de twp employez la signalisation assym trique 700 m gahertz Pour la signalisation assym trique un IOSTANDARD de LVCMOS265 est appropri Employez la force d entra nement de 6mA ou de 8mA En utilisant la signalisation assym trique les limites de SSO du dispositif doivent tre maintenues Vous pourriez faire ceci en ayant des phases sorties multiples en quilibrant le nombre de sorties et d entr es sur une banque simple ou en s appliquant un codage p
235. s principal Ceci peut tre utile si vous employez votre propre noyau de FPGA qui met en application l autobus principal crivez et lisez DWORD Ceci montre une zone de dialogue pour crire l espace adresse principale d autobus Il inclut quelques fonctions de mise au point Toutes les transactions principales d autobus sont des bytes de la longueur 4 DWORD Les options en utilisant ce menu permettent au programme de relire automatiquement tous les endroits de m moire crits et de les comparer aux bytes crits Ceci peut tre utile en examinant un espace m moire de 32 bits Examinez l espace adresse Cette option de menu est quivalente au choix d option lt crivent et ont lu DWORD lu crivent des donn es al atoires d utilisation non bavardes montrent des erreurs Il est beaucoup plus rapide Ceci peut tre employ pour d terminer des probl mes de fiabilit dans une espace adresse par exemple un contr leur de m moire de DDR avec la synchronisation marginale Lisez l espace adresse pour classer Ce lit des donn es de l autobus principal l adresse indiqu e et crit les donn es un dossier binaire indiqu Les donn es sur l autobus principal sont dans le petit endian ordre L adresse apr s que chaque DWORD soit implicitement incr ment L incr mentation du comportement peut tre arr t si un fifo lisait comportement est exig e crivez l espace adresse partir du dossier Ceci lit des d
236. sai Le noyau DMA permis expr s fourni de PCI n a pas t examin un atelier de conformit Le FX70T passe au PCI l essai lectrique expr s de conformit pour la r vision 2 0 LARGEUR D OEIL 149ps FROUSSE DE CRAVATE 28 28ps JUJUBES TOTAUX DE FROUSSE 77ps TENSION MAXIMALE DE DIFF 1 12V 3 3 Ambiant 3 3 1 La temp rature Le DN9200K10PCIEST est con u pour fonctionner dans une temp rature ambiante ambiante de 0 50 K Dans les environnements avec une temp rature ambiante lev e ou o toute la capacit de chaleur de la circulation d air adjacente est restreinte comme l int rieur d un serveur une nouvelle valuation thermique sera exig e Tous les composants sur le DN9200K10PCIEST sont valu s pour fonctionner dans une matge temp r e de 0 80 C Le groupe de Dini a quelques plus grands radiateurs et ventilateurs si vous avez besoin d un autre quelque C d espace libre de la temp rature 3 4 Commande d exportation 3 4 1 Sans plomb Le DN9200K10PCIEST r pond aux exigences de l UE 2002 95 EC directif lt RoHS gt Sp cifiquement le DN9200K10PCIEST ne contient aucun mat riaux homog ne cela a contient le fil Pb au dessus de 0 1 poids 1000 pages par minute b contient le mercure hectogramme au dessus de 0 1 poids 1000 pages par minute c contient le chrome hexavalent Cr VI au dessus de 0 1 poids 1000 pages par minute d contient les diph nyles polybrom s PBB o
237. seil sont appel s lt FPGA A FPGA B gt FPGA C FPGA D FPGA E et FPGA F suivant les indications de la photo ci dessus Le lt FPGA Q gt est le sommet 5 LX50T Pour commencer travailler par le DN9200K 10PCIEST suivez les tapes ci dessous 3 1 Installez la m moire facultatif Le DN9200K10PCIEST vient emball sans m moire install e Le conseil n a pas besoin de m moire pour fonctionner toutefois l essai de mat riel pourrait indiquer l chec sur les douilles DDR2 si vous n en installez pas maintenant La conception de r f rence soutient assez beaucoup de n importe quelle sorte de DDR2 SODIMM du lequel j ai entendu parler Si vous trouvez un DIMM incompatible l email nous le num ro d article ainsi nous peut ajouter le soutien de lui Installez la m moire dans des douilles DIMMA et DIMMB 3 2 Pr parez les dossiers de configuration Le DN9200K10PCIEST peut lire des donn es de configuration de FPGA d une carte de CompactFlash Pour programmer le FPGAs sur le DN9200K 10PCIEST vous pouvez placer des dossiers de conception de FPGA avec une prolongation de dossier de bit sur le r pertoire racine du fichier sur cartes de CompactFlash en utilisant le lecteur de cartes fourni d USB Le DN9200K10PCIEST se transporte avec une carte 256MB instantan e compacte pr charg e avec la conception de r f rence de groupe de Dini Ceux ci les dossiers mordus peuvent galement tre trouv s sur le CD d utilisateur Vous
238. sent apr s 300 heures TM d utilisation 2 1 Bourrage des options A ou B peut tre laiss sans FPGA install pour r duire le co t Ces FPGAs doit tre dans le paquet FF1760 Un troisi me FPGA une pi ce de Virtex 5 LX50T est employ comme FPGA lt Q gt pour une interface expr s de PCI La pr sente partie n est pas facultative Il sera install avec une pi ce de LX50T moins que vous demandiez une pi ce de FX70T la place Une mise niveau de FX70T est exig e pour le PCI de la GEN 2 expr s L installation de n importe quel FPGA autres que LX330 pour FPGAs A et B effectue les ressources de mat riel disponibles sur ce conseil Les sch mas fonctionnels et les listes de dispositif assument les pi ces LX330 2 1 1 Q Est ce qu ainsi je peux obtenir deux SX240s A Non Ce n est pas un FF1760 2 1 2FPGA A et B Choisissez une pi ce de FPGA pour tre fourni en chaque position A et B Les choix possibles sont AUCUN LX110 1 2 3 LX155 1 2 3 LX220 1 2 LX330 1 2 2 1 3 Pi ces de CES Pi ces t moin de technologie des CES gt ne sont plus offertes sur ce conseil 2 1 4 Petit gt FPGAs Le DN9200K10PCIEST est optimis pour deux Xilinx Virtex 5 LX330 FPGAs Sur option il peut commander avec LX110 LX155 ou LX220 FPGAs la place Une fois install e avec un ou plusieurs LX110 LX155 ou LX220 FPGAs la quantit d interconnexion disponible est allum e due r duit au fait les ces pi ces ce
239. sez pas jamais le lt contr le de CRC C est la mani re la plus facile et la plus certaine de transformer votre FPGAs en petites piles de cendre de carbone Je suis assez s r cette option existe pour augmenter des ventes de remplacement FPGAs 1 5 VHDL La version de VHDL de la conception de r f rence est incluse le long avec la version de Vetilog Le VHDL est une traduction du Verilog C est des mises jour sont moins granulaire et retard par quelques mois Il peut galement contenir les bogues de traduction que nous n avons pas not s Tous les dossiers pr compil s de peu sont produits de la source de Verilog Si tout possible j irais avec le Verilog La conception de r f rence obtient les mises jour mineures non document es sur une base hebdomadaire Si vous avez besoin d une mise jour sp cifique nous pouvons r g n rer et examiner le VHDL pour toi Chapitre 6 L information de commande Num ro de la pi ce DN9200K10PCIES8T 1 Comment passer commande Citations de demande par emailing sales dinigroup com Envoyez un PO 858 454 1728 N envoyez pas l argent comptant par fax Pour l email de questions techniques suppott dinigroup com 2Equipement facultatif Les outils suivants sont sugg r s pour l usage avec le groupe DN9200K10PCIEST de Dini 2 1 Produits compatibles de groupe de Dini Le groupe de Dini fournit des daughtercards et des modules standard de m moire que vous pouvez utiliser avec
240. sier pour d terminer quoi faire Vous pouvez Configurez FPGAs Fr quences de base r gl es crivez MainBus crivez la lt configuration s enregistte gt Un dossier de main txt contient une liste de commandes s par e par des caract res de caract re NL Une liste de commandes valides de main txt est donn e ci dessous commentaire lt de gt NOM lt DE FPGA FPGA gt lt nom de fichier gt FR QUENCE DE BASE Nombre lt G0 gt M gahertz FR QUENCE DE BASE Nombre lt G1 gt M gahertz FR QUENCE DE BASE Nombre lt G2 gt M gahertz SOURCE G0 2 SOURCE G1 2 SOURCE G2 2 CONTR LE DE SANT D ESPRIT lt yn gt NIVEAU BAVARD lt niveau gt LA M MOIRE A TRAC 0x lt SHORTADDR gt BYTE lt 0x gt AUTOBUS PRINCIPAL 0x lt WORDADDR gt 0x lt WORDDATA gt TRANSFERT DE FICHIER DCLK DCO 250MHz lt commentaire gt peut tre n importe quelle corde des caract res except le caract re NL nom de fpga gt peut tre un de ces derniers A B C D E ou F lt nom de fichier gt peut tre le nom d un dossier sur le r pertoire racine de la carte de CompactFlash nombre peut tre tout nombre positif dans la d cimale On laisse des virgules d cimales lt yn gt peut tre la lettre y ou la lettre n lt niveau gt peuvent tre 0 1 2 ou 3 lt SHORTADDR est un nombre 4 chiffres dans l hexad cimal 16 bits lt BYTE gt est un nombre de 2 chiffres dans l hexad cimal
241. ssez l essai DDR Une boite apparaitra et demandera quel FPGA devrait tre examin Choisissez A ou B est la r ponse correcte La fen tre de notation rapportera si l essai a pass S il choue il imprimera une liste d adresses et de donn es qui ont chou 5 3 3 D autres essais de mat riel Ce programme peut tre employ de fa on ou d autre pour examiner tout les mat riel sur le conseil comprenant l interconnexion et les horloges 5 4 Obtenir des donn es et du FPGA Le programme de contr leur d USB te permet galement de configurer facilement et transf rer des donn es et de l utilisateur concevez sur la carte d mulation Ce transfert de donn es se produit au dessus de lt Mam Bus gt du conseil Cette interface est d crite dans le chapitre de mat riel Avant que l USB puisse tre utilis pour actionner lt MainBus gt vous devez frapper le bouton permettez gt d USB FPGA communication gt pr s du dessus de la fen tre d USB Aux donn es lues de la conception de FPGA la conception de r f rence de groupe de Dini choisissez parmi le menu MainBus gt a lu Dans la zone de dialogue r sultante crivez 080000000 dans la boite d adresse de d but et 10 dans la boite de lt taille Serrez BIEN et alors FATT Le r sultat du lu est imprim la fen tre de notation de contr leur d USB FPGA A LU ADRESSE DONN ES 0x08000000 Oxdead5566 0x08000001 0x08000002 0x0
242. ssion en appuyant sur le bouton lt neutralisent gt d USB FPGA communication gt Quand les mises sous tension de DN9200K 10PCTEST il commence dans l tat handicap L tat est stock sur le conseil de sorte que les programmes multiples acc dant au DN9200K10PCIEST puissent s emp cher d utiliser l autobus principal m ion Enable USB gt FPGA Com _ F e E Figure 22 Permettez le bouton d USB 1 1 3 Fen tre de notation Cette bo te des textes imprime le r sultat de chaque ordre d utilisateur dans le contr leur d USB Il y a un bouton de notation claire pour d gager le contenu de cette boite des textes 1 1 4 Graphique de conseil La fen tre principale du contr leur d USB montre un graphique repr sentant votre DN9200K 10PCIEST Le nombre de FPGAs qui sont install s sur votre conseil devrait appara tre dans ce graphique Si un ou plusieurs FPGAs sont configur s sur le conseil une LED bleue rougeoiera c t du FPGA dans cette fen tre graphique juste exactement comme sur le vrai mat riel r el de conseil lui m me Si le contr leur d USB ne pourrait pas trouver un DN9200K10PCIEST non reli aucun port d USB cette fen tre apparaitra USBController x The DiNi product was not Found Please check the following 1 Your USE cable is firmly plugged into the computer and the board 2 Your board is powered on 3 The device driver for the board is loaded Figure 23 Le contr leur d USB s
243. st reli la borne 2 circulaire PCI Express USB or CompactFlash FPGA Q Virtex 5 LX50T or PCI Express endpoint Provided p N Figure 46 Sch ma fonctionnel de r seau d horloge Clock Frequency and Multiplexer Signals Step clock USB or PCI Frequency Synthesis 50ppm resolution Go 60ppm resolution Frequency Synthesis G1 FPGAA Frequency Synthesis 50ppm resolution EXTO Daughtercard A Daughtercard B lop Daughtercard EXT B BOT 48MHz MB48 PCI Express host 250Mhz REFCLK odoh FPGAA FBBA sma FBBB TTT Chacune des neuf sorties d horloge du r seau d horloge est distribu e aux les deux FPGAs 5 1 1 Points test de mesure d horloge Chacun des r seaux lt d horloge globale gt a un point test de mesure Ces points longueur ne sont pas assortis avec le r seau global d horloge tellement il peut y avoir une certaine phase excentr e entre ce point et l entr e de FPGA Figure 47 Points test de mesure d horloge Toute la sienalisation du rendement LVDS de points test de mesure Les points test de mesure de LVDS ont le signal de lt p gt reli la borne 1 carr e et lt n gt reli la borne 2 circulaire Une r sistance 10002 relie le c t de P et de N de ces signaux d horloge C est excellent pour sonder avec une sonde grande imp dance mais pas aussi bon pour relier des fils Vous pouvez
244. t d esprit n En outre en utilisant le chiffrage vous devez faire attention placer correctement l option lt d horloge de d marrage gt correctement dans le bitgen ou le FPGA ne configurera pas et ne vous indiquera pas pourquoi Quoi que vous fassiez si vous aimez votre FPGAs ne neutralisez pas l option lt de contr le de CRC gt dans le bitgen Cette option s est l origine appel e lt vous veulent votre FPGAs pas accrocher au feu 16 1 Batterie externe Normalement la permutation de la batterie sans perdre les donn es de chiffrage exige faire mettre sous tension le conseil tout en changeant la batterie C est rus Afin de permettre la permutation d une batterie avec le conseil mis hors tension il y a un point test de mesure reli la puissance de batterie qui peut tre employ e pour attacher une source ext rieure de batterie ou de tension BAV790 3001 KEYSTONE 3001 Figure 81 circuit de batterie 17 Interface de LED Cette section num re toutes les LED Des explications plus d taill es des fonctions de LED peuvent tre dans les sections d crivant le syst me de conseil qui contient la LED 17 1 Section de configuration LED Ces LED sont command es par le conseil l utilisateur n a aucune commande R f rence Nom Couleur tat de ON Puissance LED DS9 1VA ROUGE 1 0V sur FPGA A a chou DS12 1VB ROUGE 1 0V sur FPGA B a chou DS13 DIMM_A ROUGE La
245. t de dispositif d affichage RE PCIe RE AE FHUCE Montrez tous les dispositifs configur s de PCIe Diverses boucles pour la dispositif fonction de PCIe et les nombres d identification crivez et lisez la configuration DWORD pour des arrangements de conseil Access l interface d autobus principal Op rations de m moire de BARRE Configurez conomiser les barres from to un dossier Configurez FPGAs 3 3 AETEST fonctionnant Les images suivantes montrent une session terminale dans Windows XP z palmerMKS tiae Sumbolic link is pciffven_17df amp deu_1864 amp subsys_18641 7df amp rev_B BH48 amp 1f 7dhc9f 80804 8f6 fBb1da27 6ac7 4d1f Jeb 1daf1b7e7131 E Got ConfigFPGA_id 0x lt ffffffff Found Device vi7df d1865 name DNSGGGK1GPCIE Uirtex4 PCI Express Board Compiled on Sep 18 2006 at 13 55 46 press any key Figure 25 cran d claboussure d AETest L affichage initial d AETest montre les r sultats de son balayage de l autobus de PCIe Si le conducteur pour le DN9200K10PCIEST n est pas install alors le logiciel montrera un message qu aucun dispositif n a t trouv Si ceci se produit et vous employez des fen tres le regard dans le directeur du mat riel d ordinateur et voient si un dispositif de PCI avec l identification 0x17DF de fournisseur apparait S il alors il y a un logiciel ou un probl me de conducteur S il pas puis il y a un probl me de mat riel Regard sur le conseil pr s 6 de
246. t de la logique pri e de la synchronisation et de synchroniser d E S La largeur de bande de contr leur est la majeure partie de la largeur de bande DDR2 possible sur le DN9200K 10PCIEST 5 4 Dossiers fournis La conception de la r f rence DDR2 fait partie de la conception de r f rence de lt MainTest gt et les dossiers de MainTest devraient tre employ s 5 5 Employer la conception Les interfaces de la m moire DDR2 sont trac es la plage d adresses OxNXX00000 OXNXXFFFFF L o 4 le bit lt N gt repr sente une identification de FPGA comme d crit dans la description d interface de MainBus X sont pas soin Puisque les 19 bits restants sont insuffisants pour adresser une DRACHME 4GB enti re il y a un registre DDR2HIADDR qui choisit le peu d adresse le plus lev de la DRACHME Chaque adtesse se rapporte un endroit de 32 bits en DRACHME Le plus bas peu n est pas trac l adresse de DRACHME mais la place choisit entre le sup tieur et abaisse 32 bits des donn es de DRACHME C est n cessaire parce que MainBus est une interface de 32 bits et les interfaces de DRACHME de DN9200K10PCIES8T sont 64 bits au loin Les commandes de banque et de c t sont galement trac es au registre de DDR2HIADDR L endroit du registre de DDR2HIADDR est donn dans la section de carte m moire de conception de r f rence L horloge que cette conception utilise G1 doit tre r gl e entre 180 et 250Mhz v r
247. t le flash de SPI gt Choisissez alors un dossier de progiciels fourni par Dini Group qui pourrait s appeler le lt fpga_q mes Le programme alors pour quelque raison demandera quel type de bal d tudiants vous avez La r ponse correcte est lt ATA8DB642D gt Maintenant l image avec les six FPGAs aura une petite image d un bal d tudiants de SPI attach e au dernier FPGA Le bon clic sur ceci etle coup configurent Une boite demandant environ un groupe d options de programmation apparaitra Un v rifiez v rifient Puis OK de coup Attendez alors un peu de moment Le bal d tudiants de SPI qui est reli au LX50T FPGA est o le LX50T FPGA obtient son dossier de charge Le LX50T FPGA peut tre programm directement en utilisant un dossier de bit mais alors il perdra sa configuration une fois que le conseil est remis z ro Quand vous programmez le flash de SPI il gardera sa configuration quand le conseil est remis z ro Un dossier de bit est employ pour programmer un FPGA un dossier de mcs est employ pour programmer un flash de SPI Vous pouvez employer l impact de programme de Xilinx pour produire d un dossier de mes partir d un dossier de bit Le flash de SPI peut galement tre mis jour en utilisant le contr leur d USB En utilisant cette m thode un dossier de hex est exig Pour produire d un mcs classez partir d un dossier de bit dans l impact choisi lt produisez du dossier de bal
248. t par le FPGA lt Q s appelle le REFCLK Quand le point final expr s de PCI de groupe de Dini bitfile est charg dans le FPGA lt Q et le conseil est li une carte m re au dessus du PCI expr s alors ce r seau sera conduit avec une horloge de 250 m gahertz qui est gale 2 5 fois le PCI REFCLK expr s dans la fr quence Le r seau peut tre employ pour n importe quel autre but cependant quand le FPGA Q est programm avec votre propre bitfile L horloge est un signal du diff rentiel LVDS qui devrait tre re u sur chaque FPGA avec un amortisseur d entr e d horloge diff rentielle avec DIFF TERM r gl POUR RECTIFIER Quand non install dans une fente expr s de PCI cette horloge sera le m gahertz z ro quand de lt le point final expr s de PCI pleine fonction maintenant noyau avec DMATM est charg dans FPGA Q 5 7 Horloges Non Globales Les sections suivantes d crivent les horloges qui ne sont pas consid r es globales parce qu elles ne distribuent pas aux les deux FPGAs sur le conseil Ces horloges peuvent tre utilis es pour les interfaces sp cifiques et des d tails sur synchroniser exig pour ces interfaces sont trouv s dans une section diff rente dans le chapitre de mat riel 5 7 1 Horloge TP Chaque FPGA est reli un point test de mesure deux goupill Ce point test de mesure peut tre employ pour entrer une horloge diff rentielle d hors carte Chacun de ces points test d
249. t pas dans le dossier d UCF et ne sont pas utilisables par le FPGAs 10 1 RocketlO adjacent FPGA Q a quelques goupilles d E S qui sont mises directement la tetre Ces goupilles sont AA5 AB5 AF4 AF3 A3 B4 B5 D5 E5 On lui recommande que vous conduisiez ces goupilles avec une valeur basse constante et assigniez un haut conducteur de conduire force au type d E S Ces goupilles sont pr vues pour aider prot ger les goupilles sensibles d alimentation d nergie de RocketIO du bruit de commutation d E S 10 2 Aucun reliez 10 3 Configuration Les goupilles suivantes tout le FPGAs sont les goupilles de donn es de SelectMap utilis es pour configurer le FPGAs Ces goupilles sont reli es aux deux Virtex 5 FPGAs Employer ces signaux pour l interconnexion de FPGA est possible mais peut interf rer les circuits de configuration sur le DN9200K10PCIEST 10 4 VREF DCI Si vous essayez d utiliser une goupille r serv e pour le calibrage de DCI ou une tension de r f rence de VREF alors l outil ne vous laissera pas accomplir endroit et conduisent 11 Syst me Monitor ADC Le nouveau moniteur de syst me de dispositif de Virtex 5 permet au FPGA d employer une partie de son E S en tant qu entr es analogique num rique D OUT BUSY D DON Figure 74 Circuit de moniteur de Sysytem Les mesures de tension ces entr es sont mises en r f rence la tension sur la goupille VREFP Sur le DN9200K10PCIEST cette tension est pro
250. teurs d instruction d horloge CLKS CTRL 0xDF23 SYNTH_EXT0_CTRL OxDF24 SYNTH EXTI1 CTRL 0xDF25 PENDING CLKS OxDF40 G0 INTEGER BO OxDFCO G0 INTEGER B1 OxDFC1 GU FRACTIONAL BO OxDFC2 GU FRACTIONAL B1 OxDFC3 G1 INTEGER BO OxDFC4 G1 INTEGER B1 OxDFC5 G1 FRACTIONAL BO OxDFC6 Choisit un FPGA pour l interface de SelectMap Permet l acc s aux goupilles de MSEL de FPGA Q Envoie un ordre de commande sur SelectMap Envoie un ordre de commande sur SelectMap Commutateuts MainBus entre le mode de PCI et d USB D bronchements MainBus pour l usage en tant Maintenez la commande lecture criture sur MainBus Commande la lt horloge d tape gt sur CLk GO Commande les arrangements InCLK_ EXTO de PLL Commande les arrangements de PLL dans CLK_EXT1 Fait mettre jour les horloges G0 G2 la fr quence LSB Commande la fr quence de CLE GO MSB Ajustez la fr quence de GLK GO LSB Commande la fr quence de CLK_G1 MSB Ajustez la fr quence de CLK_G1 G1 FRACTIONAL B1 OxXDFC7 lt G2 INTEGER Du OxDFC8 LSB Commande la fr quence de CLK G1 G2 INTEGER B1 OxDFC9 MSB G2 FRACTIONAL BO OxDFCA Ajustez la fr quence de CIE G2 G2 FRACTIONAL B1 OXDFCB lt Compteurs d instruction divers PENDING RST OxDF4C Envoie une impulsion sur la remise d utilisateur bouton Registres de l information SERIAL NUM BYTEO OxDFF6 Num ro de s rie de conseil ASCII SERIAL NUM BYTE OxDFF7 Num ro de s rie de conseil ASCII SERIAL N
251. thodes 1 Configurez de la carte instantan e compacte Ajoutez une ligne au dossier de main txt FPGA Q bitfilename bit La prochaine fois la mise sous tension de conseil au loin et ces donn es de programmation demeurera dans la carte et programmera le FPGA encore 2 De charge d image exc dent JTAG directement Employer un c ble de Xilinx JTAG se relient au connecteur de lt FPGA JTAG gt sur le conseil Le dernier article sur la chaine de JTAG est le PCI FPGA expr s gt Droit cliquez sur ce dispositif et choisissez un dossier de peu Programmez le dispositif La prochaine fois les puissances de conseil dessus ces donn es de programmation seront perdues 3 Chargez l image dans le bal d tudiants au dessus de JTAG Employer un c ble de Xilinx JTAG se relient au connecteur de lt FPGA JTAG gt sur le conseil Le dernier article sur la cha ne de JTAG est le lt PCI FPGA expr s gt Droit cliquez sur ce dispositif dans l impact et choisissez lt ajoutent le flash de SPI choisissez le dossier d image un dossier de mcs Programmez le dispositif de SPI attach au FPGA La prochaine fois les puissances de conseil dessus cette image chargeront automatiquement dans le FPGA 4 Chargez l image dans le bal d tudiants au dessus de l USB En utilisant le programme de contr leur d USB de fen tres vous pouvez choisir parmi le menu de service flash du programme V5T partir du dialogue ouvert vous
252. tion Exemple Lisez un MainBus DWORD de l adresse 0x18000004 Envoyez un transfert en masse DEHORS demandent au point final 2 de la longueur 5 bytes 0x00 0x04 0x00 0x00 0x18 Envoyez une demande de fournisseur du type VR SET EPGTC avec la valeur de 4 Envoyez un transfert en masse DANS la demande au point final 2 de la taille 4 Notez cela employer les m thodes ci dessus la largeur de bande d inscription est limit par les frais g n raux d intercaler des op codes et des donn es Une m thode d inscription l autobus principal avec de plus petits frais g n raux est la code op ration 0x03 En utilisant cette code op ration les 4 bytes apr s la code op ration donnent un certain nombre de DWORDS qui suivra qui sont toutes les donn es qui devraient tre crites aux adresses cons cutives de MainBus Ces donn es doivent tre d une longueur divisible par 4 Exemple crivez le mod le OXFFFFFFFF 0x00000000 de donn es l adresse 0x18220016 de MainBus Envoyez un transfert en masse DEHORS demandent au point final 2 contenant l ordre de donn es 0x00 0x16 0x00 0x22 0x18 0x03 0xFF OxFF OxFF OxFF 0x00 0x00 0x00 0x00 7 2 1 Note au sujet de point final Terminologie Dans l USB un point final est lu ou crit Il est l un ou l autre pour des demandes de fournisseur ou pour des transferts en masse 2 Centre panneau autobus principal configuration de FPGA bal d tudiants JTAG 4 Centre panneau mode de
253. tion with QL5864 Testing communication with ConfigFPGA ERROR Write Read to BAR B offset 6x308 wrote Bx2345hcde read xffffffff Testing Complete FAIL press any keyim Figure 29 Menu de essai d AETest Voici le conseil ne passant pas l essai de PCIe 4Roulement de votre propre logiciel La plupart des clients qui doivent employer l USB ou le PCIe pendant qu une interface de donn es leurs conceptions de FPGA crivent leurs propres programmes d USB et de contr leur de PCIe puisque les programmes d USBController et d AETest ne r pondent pas leurs exigences La majeure partie du temps vous avez besoin seulement de petit changement comme par l exemple de toi voulez lire un dossier outre du disque et l crire l interface de MainBus clignoter une LED 4 fois et signaler le r sultat sur Facebook Dans ce cas ci laissez moi recommandent de modifier juste le programme fourni d AETest ou d A est usb Ces programmes sont crits de serte qu ane troisi me niveleuse ait pules comprendte par les troisi me niveleuses 4 1 USB Le comportement du DN9200K10PCIEST en ce qui concerne une interface d USB est donn dans le chapitre de mat riel Acc der au PCI expr s d un programme de logiciel de centre serveur exige probablement un conducteur Vous pouvez employer notre conducteur crire votre propre conducteur ou essai pour modifier le n tre 4 1 1 Windows XP Vista BTW Nous n avons
254. tions d cran et corriger 24 Connecteur de Mictors Il y a trois 38 la goupille connecteurs de lt Mictor gt sut le conseil afin d employer un analyseur de logique Si vous employez toujours un analyseur de logique ils sont om 2002 Consid rez employer un analyseur incorpor de logique la place comme ChipScope 500 Cet analyseur de logique endroit et conduisent dans votre conception dans le RTL ou la poteau synth se Ils sont plus flexibles qu un analyseur autonome et peuvent simultan ment acc der plus de signaux et de d clenchements Bien que le Mictors soient concus pour tre employ s avec un analyseur de logique ils peuvent galement tre employ s pour c bler deux conseils ensemble ou une carte de fille ou juste pour l usage comme points test de mesure Les signaux de lt d clenchement gt se relient aux goupilles horloge capables d E S et ainsi peuvent tre employ s en tant que bas biaisent des entr es d horloge Figure 104 Rep re de Mictor le Chaud branchement d un connecteur de Mictor est g n ralement s r Une fois reli s un analyseur de logique les signaux MICTOR32 et le MICTOR33 peuvent tre employ s comme signaux de d clenchement J ai employ jamais r ellement un analyseur de logique Je n ai aucun indice de ce que je parle Figure 105 C ble de Mictor Les signaux se sont reli s au Mictor sont 500 DCI et SSTL entr e r f renc e peuvent tre employ s sur l interfa
255. tisateur sur la remise de DCM 2 ou bien conduit le signal VERROUILL de DCH 1 au port de la REMISE 1 de DCM 2 5 8 2 6 Synchronisation de remise de DCM Anna Graham un professeur titulaire qui ne pourrait pas s inqui ter moins de sa lt recherche relie SYS RESET son DCM et sa logique comme elle apprenait dans le camp d ASIC Sys Reset Figure 63 DCM sur la m me remise que la logique Le probl me ici est que le DCM ne produit pas une horloge stable jusqu ce que 50us apr s lui re oive la remise Maintenant toutes bascules dans sa conception doivent survivre 50us de pand monium complet 6Points test de mesure Cette section num re tous les points test de mesure sur le DN9200K10PCIEST Une description plus d taill e peut tre trouv e dans la section au sujet du syst me que le point test de mesure fait partie de mais tous les points test de mesure sont num r s ici pour la r f rence Partie R f rence Nom net But Points au sol MP1 MP2 M2 M1 Y2 LA terre LA terre Rails de la terre bons pour des agrafes de sonde Trous de la terre bons pour le panneau de support Access Pointes de puissance TP15 TP33 TP40 TP1 TP3 TP28 TP13 TP16 TP8 TP20 TP32 TP41 TP45 TP34 TP27 TP29 TP30 TP31 TP38 TP35 TP36 TP37 TP39 12V 1 0V_A 1 0V_B 2 5V 3 3V 5 0V puissance de 12V de connecteur de puissance nominal 1V pour la puissance interne de FPGA A 1 05V r els nomina
256. ts de connecteur ont l entr e g n reuse autour du p rim tre et permettront l utilisateur d aveugler le compagnon assemblent les connecteurs Alignez les deux connecteurs par sensation et quand les clefs de r ceptacle s engagent dans les fentes de prise appuyez sur une extr mit et faites avancer alors la force jusqu ce que la bride de couverture de r ceptacle base sur le visage plan de la prise Comme joindre une paire de connecteur peut unmated en les tirant directement part Cependant il exige moins d effort d un mate si la force est provenue d une de la fente des fins principales de l assembl e Proc d renvers de joindre joindre ou un mating du connecteur par le roulement dans une perpendiculaire de direction aux fentes aux clefs d alignement peut endommager les contacts terminaux et n est pas recommand 28 2 Carte de fille El m lect La goupille de carte de fille dehors et le cheminement ont t con us pour permettre l utilisation de l usage universel E S de Virtex 5 1 2 Gbps Tous les signaux sur le DN9200K10PCIEST tous sont conduits comme diff rentiel 50 lignes de transmission de Q la signal terre Des signaux peuvent tre employ s comme assym triques galement Des niveaux lectriques appropri s sont expliqu s dans la section de VCCO Aucun longueut assortiment n est fait sur la carte pour des signaux de carte de fille except entre deux c t s d une paire diff rentielle Cependant le
257. u de sorte que tout le peu sur un autobus de 16 bits soit produit en tant que mots de 8 bits dans le domaine lent d horloge sur le r cepteur FPGA Cependant il est important de noter que l alignement des mots de 8 bits peut tre teint pat un cycle C est dire la latence de cycle d un FPGA l autre peut tre diff rente d une ruelle de byte l autre En plus la latence pourrait changer chaque fois que les recyclages de machine d alignement de peu Si vous vouliez fixer ceci vous devriez mettre dans une certaine sorte de cycle automatique retardez l l ment 6 4 2 Banques dr les Non toutes les banques sur le Virtex 5 FPGA ont une ressource de BUFR disponible Afin de mettre en application la conception de LVDS nous avons d permuter dehors le BUFR pour une horloge dynamique ajust e d un DCM CLK G0 Q Drise K Dfall K RANDOM PATTERH Q Drise 4 d Dfall Compare K Figure 140 Synchroniser de conception de r f rence de LVDS global Voici comment la conception est cens e regarder selon la note d APP CLK G0 BUFR BUFIO Q Drise R Dfall H Domain Change Drise 4 Dfall Figure 141 Gens du pays synchronisants de conception de r f rence de LVDS RANDOM PATTERH RANDOM PATTERN Il n y a aucune diff rence dans l ex cution entre les deux m thodes parce que l horloge en question n est pas une partie de la circulation de donn es critique le BUFIO 7 Conception de r f rence
258. u les thers dim thyliques polybrom s PBDE au dessus de 0 1 poids 1000 pages par minute contient le cadmium Cd au dessus de 0 01 poids 100 pages par minute Aucune exemption n est r clam e pour ce produit 3 4 2 Les Etats Unis programment le nombre de B bas sur le HTS 8471 60 7080 3 4 3 Nombre ECCN de classification de commande d exportation EAR99 nuoc Peer cS 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 04 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 T MN E 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43
259. ucteur bas de syst me Il n y a pas un dossier fourni de BSB pour le conseil toutefois cr er de nouveaux projets n est pas tr s difficile 5 10 2La division et 3 de employer outils de synth se de partie Nous ne pouvons pas soutenir directement des outils de synth se de tiers et les outils de division que nous n avons pas Par cons quent le soutien de ces outils doit tre obtenu partir du fournisseur de logiciel 5 11 D tails expres de PCI Un dossier s par contient des d tails au sujet du comportement du LXT lt PCI FPGA expr s gt quand il est charg avec nos de lt point final expr s de PCI pleine fonction maintenant bitfiles fournis avec DMATM y Ce document peut tre trouv sur le CD d utilisateur ici Reference Designs de D NFPGA N terrain communal V PCIE x8 Interface 5 12 Appui d email et de t l phone Notre nombre de t l phone est les Etats Unis 858 454 3419 Dave Palmer x30 Questions au sujet de mat riel de conseil plaintes au sujet du manuel d utilisateur Ivan Yulaev x12 Toutes autres questions techniques plaintes au sujet de la vie Mike Dini x11 Questions de ventes plaintes au sujet des employ s Le soutien technique de groupe de Dini des produits peut tre atteint par l interm diaire de l email support dinigroup com Si vous voulez juste prier pour ou acheter des accessoires email sales dinigroup com Veuillez ne pas envoyer les dossiers de exe les dossiers de vb les dossiers
260. ue vous devez connaitre pour lancer votre projet d mulation Les utilisateurs exp riment s peuvent vouloir copier l UCF pour la conception de r f rence du CD d utilisateur dans leurs propres projets et ne jamais regarder le manuel d utilisateur encore Pour ceux nouveaux Xilinx FPGA ce qui suit est sugg r commen ant des endroits En utilisant l coulement d outil d ISE cr ez un dossier de peu qui ne fait rien mais les itin raires une horloge une LED conduisez la remise une LED et allumez une LED Ajoutez un peu de logique la conception de r f rence Lisez la section d crivant les interfaces externes que vous souhaitez employer dans la section de mat riel Trouvez l interface externe sur le sch ma et le datasheet de morceau d interface sur le CD d utilisateur Lisez le guide de l utilisateur Virtex 5 UG200 Il peut trouver dans l annuaire de datasheet du CD Chapitre 3 Logiciel de contr leur Le DN9200K10PCIEST peut tre accueilli de l USB ou du PCI expr s Comme exemple l accueil en utilisant ces interfaces le groupe de Dini fournit du logiciel de contr leur qui laisse configurer FPGAs et changer les arrangements de conseil Pour un comportement plus complexe de centre serveur tel que des donn es interactivement de transfert et du conseil partir de l ordinateur principal vous pouvez devoir d velopper votre propre logiciel de centre serveur USB ou PCIe la fin de ce chapitre il y a le g
261. ui emploie 2 5V sur chaque goupille de VCCO ne devrait pas conduire un signal 3 3V sur les goupilles de daughtercard 28 2 8 VCCO polarisent la g n ration Puisqu une carte de fille ne sera pas toujours pr sente sur un connecteur de carte de fille un g n rateur de VCCO de biais est utilis sur la carte m re pour chaque banque de carte de fille pour garder la goupille de VCCO sur le FPGA dans sa plage de fonctionnement recommand e Les VCCO polarisent l offre 1 2V de g n rateurs aux goupilles de VCCO sur le FPGAs et sont back biased par la carte de fille quand ils conduisent les rails de VCCO lt DC0 B0 VCCO 380mA MAX map AT 1 22V 0 LT1763CS8 SOIC 127P600 8N R467 10 0K 380mA MAX AT 1 22V Figure 138 Circuit de polarisation de rang e de m gohm La tension de rendement de ce r gulateur peut tre ajust e si n cessaire Ceci exigera changer les r sistances sur la goupille d ajustement des r gulateurs Les r gulateurs polaris s peuvent fournir jusqu 1 5A du courant Quelques conceptions vitesse r duite peuvent ne pas avoir besoin de plus que ceci Le groupe de Dini recommande de placer les r gulateuts de tension d E S sur les daughtercards parce que ceci n exige pas la modification du DN9200K10PCIEST 28 3 Roulement de votre propre daughtercard Les petites quantit s des connecteurs ont exig pour construire un daughtercard peuvent tre obtenues au co t ou lib rer du groupe de Dini Les dossiers
262. uide d un programmeur pour vous aider connecter au DN9200K10PCIES8T Ceci le long avec le code source du logiciel d exemple devrait pouvoir vous obtenir communiquant avec le DN9200K10PCIEST Le logiciel inclus avec le DN9200K10PCIEST est Contr leur d USB Application D un GUI de Windows XP ou de Vista seulement capable de la configuration FPGAs envoyant des donn es au noyau de l utilisateur FPGA par l interm diaire de l USB arrangements changeants de conseil et essais fonctionnants de mat riel AE Test usb Une commande ligne application de croix plateforme Windows DOS Linux Solaris capable de configurer FPGAs d envoyer des donn es FPGAs par l interm diaire de l USB et de changer des arrangements de conseil AETest Une croix plateforme Windows XP Windows 98 DOS Linux Commande ligne programme de Solaris capable de configurer FPGAs et envoyant des donn es et de l utilisateur FPGA par l interm diaire du PCI expr s Ces programmes et le code source pour eux peuvent tre trouv s sur le CD d utilisateur _Software_Applications de D PCIe N Aetest N _Software_Applications de D USB V USB CMD Line AETEST USB V Software Applications de D NUSB N USBController V Des binaries de Precompiled Windows XP pour le contr leur d USB et DA Test usb et l AETest sont fournis sur le CD d utilisateur comme projet visuel du studio 6 de Microsoft Le studio visuel 6 ou plus tard est exig pour compiler ces programmes C
263. uits aux signaux de GCLK sur le FPGA 2 5V Ces signaux peuvent tre employ s comme entr es d horloge sur des daughtercards du facteur de forme de SODIMM 18 2 3 Synchronisation L assortiment de longueur des signaux d interface DDR2 inclut tous les signaux except des signaux de DIMM SCL et de DIMM SDA En raison des techniques synchronisantes source synchrones employ es par l interface DDR2 le retarder de FPGA DIMM ne devrait pas tre n cessaire mais est fourni ici de toute facon DIMMA 0 658 NS DIMMB 0 623 NS L imp dance de trace chacun des connecteurs est command e 5002 Tous les signaux dans l interface terre sont mis en r f rence Notez que c est contradictoire aux recommandations des sp cifications de DDR2 SODIMM Pour augmenter le temps d installation disponible pour des signaux de commande des modules peuvent tre plac s dans le mode de T2 Dans la conception de r f rence les modules sont en mode T1 Signaux d adresse et de commande FPGA Assumez un DCM en mode syst me synchrone Le plus mauvais horloge dehors la p riode de Virtex 5 3 37 avec DCM Aucun d phasage Le plus mauvais temps d installation 0 097 Le plus mauvais temps de prise 0 21 DIMM installation 600ps tenez 600ps Signaux de DQ DIMM DOS doit tre dans 350ps de DQ DM installation 400ps Tenez 400ps FPGA IDELAY installation 1 23 prise 2 14 horloge dehors 5 34 18 3 Modules compatibles La liste est
264. umentation dossiers d ucf sont donn s dans le nom de signal lt de la forme DIMMB 18 1 Puissance Chaque DIMM et sa banque associ e de FPGA re oit le courant d une alimentation d nergie r glable consacr e Chaque DDR2 SODIMM est capable de dessiner 5A du courant quand en mode continu d automobile pr chatge Le DN9200K10PCIE8T est capable de fournir cette quantit de courant 18 1 1 Tensions d interface La tension lt standard de l interface DDR2 est 1 8V Les banques qui se relient l interface de DIMM sont actionn es par 1 8V et la puissance goupille sur la douille est reli es ce m me filet de puissance Dans une interface DDR2 la plupart des signaux de DIMM sont conduites en utilisant la norme d entrainement de SSTL18 DCI DIMM A SSILI8 I DIMM CASZ SSTLI8 I DIMM RASZ SSILI8 I DIMM BA SSILI8 I DIMM WE SSTLI8 I DINN ODT SSILI8 I DINN CSE SSILI8 I DINN So SSTL18_I DIMM_DQS P DIFF SSTL18 IL DCI DINN DQS N DIFF SSTL18 II DCI CLK DINN CK P DIFF SSIL18 I CLK DIMM CK N DIFF SSILI18 I CLK_DIMM_CK2P LVDS_EXT CLK_DIMM_CK2N LVDS EXT DINN DQ SSIL18 II DCI DIMM DM SSTL18 II DCI DINN SDA SSTL2 I DCI ou LVDS DINN SCL SSTL2 I DCI ou LVDS DINN DQ64 SSTL18_I et SSTL18 I DCI Les interfaces de DIMM ne sont pas con ues pour la chaud prise Le signal de CLK_DIMM_CK2P N est pr vu pour tre conduit par le FPGA 1 8V dans le FPGA 2 5V Son arriv e au FPGA et l arriv e de CLK_DIM
265. ur placer le DN9200K10PCIES8T pour permettre un registre de configuration doit tre crit Ce comportement est pr vu pour prot ger les utilisateurs qui ne souhaitent pas mettre en application l interface de bus principale mais qui le souhait pour employer le MBO0 MB325 signale pour leurs propres buts 20 3Interface principale de l autobus FPGA Toutes les transactions m moire trac es en conception de r f rence se produisent au dessus de l autobus de mb Cet autobus de 36 signaux se relie tout le Virtex 5 FPGAs et 3 la configuration spartiate FPGA Le circuit de configuration 3 spartiates est le ma tre de l autobus Tout l acc s l autobus de mb lit et crit est lanc par les 3 FPGA spartiates quand la conception de r f rence est en service WIES USB CLK SYS CLK RD Spartan en MB 54 WR Spartan elle MB B3 DONE FPGA mM WBB5D 0 to 200 Cycles Figure 96 L autobus principal impr cis a indiqu la synchronisation Tout transf re un synchrone au signal CLK_MB48 Cette horloge est fixe 48 m gahertz et ne peut pas tre chang e par l utilisateur Cette horloge est LVCMOS assym trique Pour la meilleure ex cution la plus haute r sistance disponible d entra nement dans le FPGA peut tre utilisation Quand le circuit de configuration affirme le signal de BI RE ANGLAISE le dispositif slave sur l autobus le FPGA est exig pour enregistrer les donn es sur dessus l autobus d NNONCE
266. urce dactylographiez lt choisissent fini gt Puis type gt make bat LX330 pour changer les courants endroit et conduisent le type LX330 Puis type 2make bat pour commencer la synth se placez et itin raire et g n ration bitfile Le manuscrit de construction cr e un annuaire appel lt dehors gt et place ses dossiers de rendement l Apr s que le manuscrit accomplisse vous trouverez des dossiers pour chaque FPGA qui a t construit fpga_ bit est le dossier tre t l charg au FPGA En utilisant le VHDL fourni les d finitions g n riques ne sont pas compl tes dans le code de groupe de Dini Certains des signaux qui sont r gis par des m dicaments g n riques doivent tre d finis ext rieurement ou d fini dans le premier endroit 1 4 Options de Bitgen Le manusctit de Make bat place correctement toutes les options de bitgen qui sont compatibles avec le DN9200K10PCI Les options suivantes devraient tre employ es avec le DN9200K 10PCI Des options qui ne sont pas num r es ici peuvent tre choisies par l utilisateur ou gauche leurs arrangements de d faut Compresse OUTRE DE Ou vous pouvez neutraliser l option lt de contr le de sant d esprit bord UnusedPin Pullnone Persistez Oui Seulement requis si le par relecture est employ Chiffrez Non Exige OUI que vous neutralisez l option lt de contr le de sant d esprit bord DonePipe Non DriveDone Oui Ne neutrali
267. utilisateur RESET R seaux globaux d horloge 1 21nterfaces non employ es par la conception de r f rence Les interfaces suivantes ne sont employ es par aucune conception de r f rence que le groupe de Dini fournit aux utilisateurs Ces interfaces sont enti rement examin es et nous pourrions m me pouvoir te donner des m thodes de dossiers et d essai de peu pour elles Ethernet Cartes de fille Entr es d horloge externes RS232 porte s rie 2Essais de mat riel Le peu fourni classe et le logiciel convient examiner la plupart des interfaces de mat riel sur votre conseil Quelques essais de mat riel exigent des montages d essai et ceux ci ne sont pas fournis 2 1 1 Interface expr s de essai de PCI Installez le tableau sur une machine de fen tres dans une fente PCI x16 expr s ou x8 d autres fentes feront indiquer incorrectement l essai un chec Mettez en marche la machine Courez l aetest_wdm exe ex cutable fourni partir du menu principal choisissez la lt production examine gt et puis lt essai de PCI gt L essai devrait indiquer le PASSAGE ou CHOUER 2 1 2Essai FPGA FPGA l interconnexion Pour examiner l interconnexion de FPGA vous devrez ex cuter a l essai monocoup gt C est un dispositif de l USB Controller exe de programme de fen tres Allumez le conseil et reliez le un ordinateur de fen tres au dessus d USB Du menu des lt arrangements information le choisi a tir l essai
268. utilisateur E S sur le conseil est au sujet de 0 5V 4Section de configuration Le circuit sut le conseil commandant les signaux de configuration de FPGA s appelle la section de configuration gt Il est construit autour des 3 FPGA spartiate Ce FPGA commande l autobus sur les FPGA qui commandent la m moire interne de la configuration SRAM du FPGA SelectMap gt L Access cet autobus est fourni CompactFlash USB et PCI expr s MainBus est galement command par ce FPGA mais des d tails sur employer Mam Bus sont donn s dans une autre section Ce circuit a galement des fonctions secondaires Sondes de temp rature Commande de fr quence de base Commande de source de fr quence de base Activit LED de clignotement Surveillance de tension Quelques fonctions de m nage sont ex cut es par un microcontr leur initialisation d ide et d USB porte s rie Les donn es de configuration pour le spartiate bal d tudiants et le code pour le microprocesseur flash et Eprom sont collectivement connus comme progiciels La plupart des d tails techniques au sujet du circuit de configuration sont omis de ce manuel puisque l utilisateur ne devrait pas avoir besoin de lui Spartan FPGA MainBus user Data MainBus f 8 5 SelectMap SelectMap Configuration Master Ka RS232 Serial Port B
269. utobus Voyez Aes principal d autobus ci dessus Ce sera ainsi jusqu ce que la demande VR SETUP END 0xBD de fournisseur s appelle 4 Le logiciel de centre serveur d USB envoie un volume crivent la demande d USB EP2 Chaque byte de donn es dans le volume crivent est envoy au FPGA choisi au dessus de l autobus de SelectMap et le signal CCLK de FPGA est palpit une fois pour chaque byte de donn es envoy es Notez que le LSBit dans la transaction d USB est envoy au LSBit dans l interface de SelectMap ainsi permutation mordue comme d crit dans le guide de configuration de Virtex 5 n est pas exig Un dossier standard de bur de bitgen de Xilinx peut tre transf r dans binaire sur cette interface d USB pour configurer correctement un FPGA sur le DN9200K 10PCIE8T Assurez vous que CCLK est choisi comme horloge de d marrage dans les arrangements de bitgen C est l arrangement de d faut 5 Apr s qu un FPGA configure le signal FAIT passera 1 allumant la LED bleue c t du FPGA marqu lt FAIT gt 6 Le contr leur d USB envoie une demande dehors VR SETUP END 0xBD de fournisseur Cette demande ne pas s lectionner le FPGA de sorte qu encore d autres demandes en bloc soient interpr t es en tant que transactions principales d autobus 4 6 2 Par relecture Le par relecture est ex cut de la m me mani re que la configuration sauf que la direction du transfert en masse est BULK READ au lieu de BULK WRITE
270. utobus Dans la conception de r f rence il y a un contr leur principal d autobus d exemple Voyez la section principale d autobus de ce chapitre pour plus d information sur l autobus ptincipal Figure 64 Rep re d USB L USB sur le DN9200K10PCIEST permet galement la commande des circuits de configuration d un PC de centre serveur Ceci inclut FPGAs de configuration pla ant des fr quences de base et d autres Cette section d crira l interface de logiciel exig e pour communiquer au DN9200K10PCIE8T En plus de lire cette section vous pouvez avez choisi de modifier le logiciel fourni contr leur et AETest usb d USB Le code source pour ces programmes est sur le CD d utilisateur Ces programmes mettent en application collectivement toutes les commandes disponibles sur le DN9200K 10PCIEST 7 1 Demande de fournisseurs La majeure partie de l USB fini disponible de fonctions de lt commande gt est accomplie en utilisant une lt demande de fournisseur La programmation d une demande de fournisseur d USB est dehors de la port e de ce document mais vous pouvez copier le code fourni dans le programme de contr leur d USB La table suivante d crit l interface d USB pr sent e au centre serveur par le contr leur micro de MCU Nom de demande de fournisseur Code But VR CONFIG Oxaf Fait configurer FPGAs de la carte de CF VR CHECK FPGA CONFIG 0xb5 Lisez le statut FAIT du FPGA VR MEM MAPPED Oxbe crivez un lt registre
271. v es sous la lt section de configuration 7 4Mode de dispositif de m moire de masse Quand une certaine demande de fournisseur est faite le point final de MainBus est remplac par le logement pour carte de CompactFlash sur le panneau qui appara tra l ordinateur comme dispositif de m moire de masse D un Windows ou d un logiciel d exploitation diff rent vous pouvez lire et crire des dossiers la carte de CompactFlash Tandis que vous tes en ce mode l autobus principal ne peut pas tre utilis au dessus de l USB 7 5 Mode de mise jour de progiciels Quand une certaine demande de fournisseur est faite le point final principal d autobus est mis dans le mode de mise jour de progiciels L interface en ce mode n est pas d crite ici C est but est de permettre des mises jour de progiciels pour les clients qui n ont pas un c ble de JTAG Cependant vous avez probablement ce c ble parce qu il est tr s utile 7 5 1 Activit LED Une LED jaune situ e c t du connecteur d USB clignote quand il y a activit d USB 7 6Mat riel L ex cution de mat riel d USB n est pas document e mais je suis s r que vous pouvez la figurer dehors du sch ma l USB est Chaud Permutable DN9200K10PCIEST ne tire pas la puissance de l USB 7 6 1 1 Cypr s CY7C68013A L interface physique d USB est fournie par un microcontr leur Vous n avez besoin de savoir rien son sujet Le code est fourni si vous vous inqui tez L
272. xpansion est fourni sur l avant pour la vari t La lt prise gt de syst me est situ e sur le DN9200K10PCIEST et le lt r ceptacle gt est situ sur la carte d expansion 28 1 1 Endroits de carte de fille et support 400 la goupille en t te de daughtercard est plac du c t inf rieur de soudure pr s du bon c t du conseil Chaque M gohm Rangez l en t te sur un groupe de Dini que le produit a quatre trous de montagne de standard position Le sch ma ci dessous montre l endroit de l en t te de carte de fille et de ses trous de support associ s 7 5 0 7 75 135 213 184 743 213 213 262 75 300 146 9 138 5 IST le 2 08 I 105 05 E 854 9 e 1 82 265 GT w S Be mr g m d O ponn c E K E 4 d BE B dj E E Ems HE EI ELI CETERI d Pe i ieGirsrergg ieg o here diu 32 735 ei i Feste E B m sm nm sm BLOGS GJ z Besse Ge mm TENTE ENTE S m ges EK C tor seet RIDE 0 r T T 5 4 8 ui DOR x5 274 585 304 4 Figure 122 Sch ma m canique Cette vue des endroits de carte de fille de DN9200K 10PCIEST est partir du dessus de la carte regardant
273. y a jamais une raison de ne pas contraindre un E S Employez le rapport de PAD pour s assurer que vos contraintes toutes ont t appliqu es Quelques situations peuvent causer des contraintes d tre ignor es V rifiez une deuxi me fois que le match de raccordements entre vos goupilles de FPGA et le daughtercard goupille en utilisant le sch ma Si l interface de lt MainBus gt ne fonctionne pas assurez vous qu aucun de l autre FPGAs ne conduit ces goupilles de mb Assurez vous que lt l IOBs inutilis gt option dans le bitgen est plac au lt flotteur V rifiez les erreurs de synchronisation dans le rapport de synchronisation Conduisez le signal d horloge une goupille et obsetvez le avec un oscilloscope 29 6 Le DCMs ne fermera pas clef 1 Le DCMs sont exig s pour tre plac s en mode de fr quence compatible avec la fr quence de l entr e d horloge de r f rence V rifiez les attributs suivants du DCMs DFS FREQUENCY MODE DFS PERFORMANCE MODE 2 Toutes les entr es d horloge du DCM sont exig es pour tre stables pendant un certain nombre de micro secondes avant de lib rer le signal Reset de DCMs Si vous produisez de l horloge de r f rence d un FPGA ou d un DCM diff rent vous devrez tablir un circuit de retarder remise pour remettre z ro le deuxi me DCM 3 Assurez vous que l horloge globale que vous utilisez est re ue avec un r cepteur de LVDS pas assym trique Assurez vous que l attr
274. yer d employer la carte de canalisation verticale de DNMEG EXT GND SIG LT Component Side DAUGHTER CARD Solder Side Pin1 Meg Array du Receptacle 14mm P Meg Array 4 Plu 4 Ane 2 AL pinz bg Pin2 Pin 1 Meg Array Receptacle 14mm Meg Array Plug JN 1 Pin2 Solder Side DN9200K10PCIE8 3 Component Side m A X GND FPGA SIG Figure 124 DNMEG EXT m canique Cette carte prolonge la s paration verticale entre la carte de fille et le DN9200K 10PCIES8T par un 14mm un 0 062 additionnels Je voudrais galement pr ciser qu un concepteur de daughtercard est libre pour employer un de trois r ceptacles diff rents de rang e de m gohm avec diff rentes tailles d empilement 28 1 2 Taille standard de Daughtercard Les dispositions m caniques de daughtercard sur le DN9200K 10PCIEST sont con ues pour monter un daughtercard hypoth tique avec les dimensions donn es ci dessous Le lt daughtercard d observation gt produit de DNMEGA400 OBS se conforme ces dimensions View Top Side 400 Pin Receptacle on Back P N 74390 101 5 000 4 250 lt 1 950 ex 0 500 gt i Figure 125 Dimensions standard de carte de fille Les contraintes de bord de conseil donn es ci dessus permettent un daughtercard d tre install sur toutes les positions du DN9200K10PCIEST simultan ment En
275. z devoir traiter des questions de synchronisation sur vos propres lecture criture passant commande 9 3 6 l m lect Les caract ristiques lectriques d entr e et de rendement sont bas es sur les conditions expr s de la r vision 1 1 et 2 0 de PCI Le signal transmis est une amplitude l g rement plus lev e que cela permis par les sp cifications afin de permettre des options de raccordement plus flexibles c blage ou adapteuts sans fiabilit compromettante En outre la Pr emphase dans les metteurs r cepteurs est plac e ultra qui n est pas optimale mais am liorera la fiabilit dans les syst mes mis rables Si vous devez passer PCI la conformit expr s essai lectrique avec votre conseil demandez svp les dossiers expr s de peu de conformit de PCI de l appui Ils sont identiques dans la fonction mais passeront des essais de conformit 9 3 7 Synchronisation Le module foutni pour FPGA A prend soin de la synchronisation externe d interface ainsi vous pouvez sauter probablement cette section En utilisant le point final expr s de PCI de plein fonction une technique source synchrone de communication est employ e entre FPGA A et FPGA Q Puisque le FPGAs tous les deux ont des entr es de z ro tenir temps l alignement optimal de phase entre l horloge et les donn es est quand elles ont lieu parfaitement dans la phase Par cons quent l horloge pour FPGA A PCIE PCLK A est conduite par l IOS de FPGA

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