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Abschlussbericht - leonidas+ - Leibniz Universität Hannover

1. Ekompass LEONIDAS Meilenstein Datum ma P 02 07 Implementierung des unter M1 erstellten Konzepts EDA Tool erstellt NXP als prototypische Anwendung Validierung an Multi Million Design 02 06 Konzept zur Konstruktion und Optimierung von Verbindungsstruktu Atmel ren Optimierungsm glichkeiten erarbeitet 02 07 Implementierung und Tests Toolschnittstellen definiert und Konzep Atmel te umgesetzt Anwendbarkeit der Optimierung an einem Beispiel getestet 02 06 Flow Konzept und Spezifikation erstellt Funktionali t ten externer NXP Werkzeuge zur Einbindung in den Flow bewertet Schnittstellen fur Skew Aware Reodering 02 07 Schnittstellen in Designflow integriert Flow Konzept in Software NXP implementiert Verifikation an aktuellem Design 02 06 Erweiterung der RLC Extraktion mit Substrateffekten und Bereitstel Cadence lung von Qualifizierungsm glichkeiten 3 2 3 M2 02 07 Verbesserte Verfahren zur Beherrschung der steigenden Anzahl Cadence parasit rer Elemente und der fr hzeitigen Ber cksichtigung von Lei tungsparasiten im Entwurfsflow Abschlussbericht Seite 111
2. Daher wurde zur Verbesserung und Optimierung einer leitbahnzentrierten HDL Entwicklungsumgebung erforscht inwieweit das Integrated Floorplanning und das HDL Top Level Design in einem Schritt oder wenigstens parallel erfolgen k nnen Ein wichtiges Ziel war dabei die Ber cksichtigung von Leitbahnl ngen und Leitbahninduktivit ten insbe sondere zur Auswahl der verwendeten Leitbahnmodelle Zur Ber cksichtigung von kapaziti ven Kopplungen in parallel verdrahteten Bussen die sowohl die Signallaufzeit auf dem Bus als auch das Delay der Treiber beeinflussen wurden parametrierbare Zellen zur Optimierung der Laufzeiten auf solchen Bussen betrachtet Zur automatischen Dimensionierung von Leitbahnen wurden in Erweiterung der Ergebnisse von LEONIDAS zeitlich und rtlich variierende Stromdichten bei impulsbelasteten Leitbah nen die ein typisches Problem beim Entwurf automobiler Elektronik darstellen mit Werkzeu gen erfasst Aufbauend auf grundlegenden Arbeiten in LEONIDAS hat sich eine weitere Aktivit t mit der automatisierten constraint getriebenen und optimierten Verarbeitung von scanbaren Netzlis ten unter Ber cksichtigung von Skew Routing und Layout Constraints f r den optimierten Einbau von Testpunkten in die Signalpfade besch ftigt Durch die Entwicklung neuer Algo rithmen kann der Einbau von Testpunkten zur Kontrollierbarkeit und Beobachtbarkeit von Signalzust nden insbesondere in sogenannten Fan out Free Regions FF
3. Die Layout Extraktion wird mit dem kommerziellen Tool Cadence DIVA realisiert Hierbei werden u a die Koordinaten und die Umrandungen der Opferbauelemente gefunden und es wird von jedem Bauelement das an die n Wanne angeschlossene Pin bestimmt Im Fall ei nes Ldmos Transistors ist dies der Drain Pin Jedem Pin eines Bauelements ist ein Strom wert zugeordnet der entweder aus der Simulation oder dem manuell vergebenen Pinstrom attribut abgeleitet werden Diese Pinstromwerte stellen damit den Emitterstrom des Ag gressors oder die max zul ssigen Str me an den n Wannen der Opfer dar Nachdem alle Opferbauelemente extrahiert worden sind wird automatisch eine Skill Routine gestartet die den k rzesten Abstand x der n Wannen des Aggressors zu jeder n Wanne der einzelnen Opfer bestimmt Mit diesem Abstand wird mit Hilfe des Fitmodells des Transmissi Abschlussbericht Seite 15 Ekompass LEONIDAS onskoeffizienten a x e der an jeder n Wanne eines potentiellen Opfers ankommende St r strom c bestimmt Dieser Kollektorstrom wird skaliert um den designspezifischen Schwell wertfaktor mit jedem Pinstromwert der n Wannen der Opferbauelemente verglichen Ist der Kollektorstrom c r h her als der Pinstromwert lpn wird fur dieses Bauelement graphisch und textuell eine Verletzung ausgegeben Durch den Skalierungsfaktor r kann die Empfind lichkeit der Checkroutine eingestellt werden z B wird man bei einer empfindlichen Analog
4. Untersuchte Crosstalk Parameter sind Crosstalk Glitch Noise Delay und Slew Nichtsdes totrotz sollen die Messschaltungen exakte Werte liefern und robust sein gegen ber Prozess variationen Vref Var Vin Peak Detector o f m f a J Z ae l N 27 VitimLine ______ gt 270 nv H gt m Aggressor Line gt o V J ra LA f N i Ne lh V Abb 2 1 2 4 Allgemeine Messkonfiguration f r Rauschspannungsspitzen Eine allgemeine Konfiguration f r das Messen von Rauschspannungsspitzen ist in Abbildung 2 1 2 1 dargestellt Im allgemeinen Fall ist der Peak Noise Detector eine Komparatorschal tung Eine gegebene Spannung V_ wird angepasst und mit der Signalspannung auf der ref Opferleitung V verglichen Der Peak Detector Ausgang V stellt das Ergebnis des Ver gleichs zwischen V und V dar Wenn Vin kleinen Schritten angepasst wird so reprasen tiert der letzte Wert von V der den Ausgang des Peak Detectors nicht schaltet die Spitze von V Fur die Messung von Rauschspannungsspitzen sollte eine konstante Spannung V am Eingang des Opfers und eine Wechselspannung V am Eingang des Aggressors liegen Wir haben mehrere Schaltungen zur Implementierung des Peak Detectors entwickelt aus gewertet 10 und eine ausf hrliche Analyse der Prozessvariationen durchgef hrt 15 Abschlussbericht Seite 25 Ekompass LEONIDAS F r eine bequeme Steuerung der Messschaltungen und dem Ablesen der Messwerte
5. bergegangen entsprechende Entwurfswerkzeuge f r den eigenen Gebrauch zu erforschen und zu entwickeln die sie zur Beschreibung des realen Schaltungsverhaltens ben tigten Das LEONIDAS Projekt 2 hatte hier bereits mit sehr gro Rem Erfolg gezeigt dass eine deutliche Verbesserung der Entwurfsmethoden erreicht wer den konnte Im Bereich der Substratkopplung konnte LEONIDAS aufbauen auf den erg nzenden Arbei ten von SUBSAFE und ASDESE In diesen Projekten waren Ergebnisse in Bezug auf die Kopplung durch Transistoren erarbeitet worden Diese Ergebnisse mussten in LEONIDAS um die Kopplung von Leitungen mit dem Substrat vervollst ndigt werden 1 International Technology Roadmap for Semiconductors 2003 Edition 2 Frerichs et al LEONIDAS Abschlussbericht 2003 Abschlussbericht Seite 4 Ekompass LEONIDAS Das Konsortium in LEONIDAS bestand aus folgenden Partnern e Atmel Germany GmbH Kurzform Atmel e Robert Bosch GmbH Kurzform Bosch e Cadence Design Systems GmbH Kurzform Cadence e Institut fur Mikroelektronische Systeme Leibniz Universitat Hannover Kurzform IMS e Infineon Technologies AG Kurzform Infineon e NXP Semiconductors Germany GmbH Kurzform NXP Folgende Unterauftragnehmer unterstutzten die Arbeiten e Universitat Siegen Institut f r Mikrosystemtechnik Kurzform SiegenIMT e TU Dresden Institut f r Feinwerktechnik und Elektronik Design Kurzform DresdenlFTE e TU Darmstadt Fachg
6. 1 2 Ausgangssituation und Voraussetzungen unter denen das Vorhaben durchgef hrt wurde 4 1 3 Planung und Ablauf des Vorhabens 5 1 4 Wissenschaftlicher und technischer Stand an den angeknupft wurde 7 1 5 Zusammenarbeit mit anderen Stellen 9 2 Technische Ergebnisse 11 2 1 Arbeitspaket 1 Modellierung und Extraktion 11 2 2 Arbeitspaket 2 Constraints 40 2 3 Arbeitspaket 3 Entwurfsablauf und Werkzeuge 70 3 Weitere Aspekte 103 3 1 Voraussichtlicher Nutzen Verwertbarkeit der Ergebnisse 103 3 2 Fortschritt bei anderen Stellen 105 3 3 Veroffentlichungen 106 3 4 Meilensteinberichte 109 Abschlussbericht Seite 2 Ekompass LEONIDAS 1 Allgemeines Durch die komplizierten Eigenschaften des Verbindungsnetzwerkes ergibt sich eine schwer beherrschbare Vielfalt von moglichen gegenseitigen Beeinflussungen bei der jede einzelne das Versagen der Schaltung verursachen kann Das Resultat kann eine Schaltung sein die nicht funktionsf hig ist obwohl alle aktuellen Entwurfsregeln korrekt ber cksichtigt wurden Die Folgen sind Redesigns und verz gerte Produkteinf hrungen Damit wachsen die Kosten und schwinden die Gewinnchancen Diese Problematik zeichnete sich bereits vor mehreren Jahren ab wodurch sich der insbesondere in der Automobil und der Speicherindustrie dringend ben tigte leitbahnorientierte Entwurf zu einer zus tzlichen Kernkompetenz f r den Systementwurf entwickelte Um den Herausforderungen zu begegnen musste die erforderliche Ent
7. 14 f r eine ge nauere Beschreibung der Herangehensweise und Ergebnisse Im Rahmen der Tests von TGA auf mittelgro en Schaltungen zeigte sich dass der urspr ng lich verwendete Resolution Algorithmus zur Aufl sung der logischen Gleichungen zu langsam f r solche Designgr en und Pfadl ngen ist Deshalb wurde dieser analog wie in 13 durch den etablierten SAT L ser zChaff ersetzt Bei den Tests zeigte sich dass dieser neue Ansatz sehr gute Laufzeiten f r Netze mit bis zu 15 Aggressoren zeigt Wir sind zuver sichtlich dass auch Netze mit mehr als 15 Aggressoren in akzeptabler Laufzeit behandelt werden k nnen wenn Heuristiken wie der entwickelte TGA und solche wie in 11 vorge schlagen verwendet werden Die Ergebnisse sind in nachfolgenden Graphiken dargestellt Abb 2 1 2 2 stellt das Histogramm uber die Anzahl der Aggressoren pro Netz dar In Abb 2 1 2 3 sieht man die Reduktion des Pessimismus in Form der Anzahl der Aggressoren die infolge logischer Korrelationen ihren jeweiligen Victim nicht st ren k nnen Eine einfache Technik hnlich des TGA wurde verwendet um die Aggressoren zu sortieren die dem Branch amp Bound Algorithmus zugef hrt werden Es wird als Simple Aggressor Or dering SAO bezeichnet und ordnet die Aggressoren entsprechend ihrer St rke Abb 2 1 2 1 zeigt die durchschnittliche Laufzeit des Branch amp Bound mit SAT f r verschiedene Netze mit unterschiedlicher Aggressoranzahl mal mit und mal
8. Die Ergebnisse in Abb 2 3 1 4 zeigen deutlich dass sich fur diese Schaltung negativer Slack vermeiden lasst wenn Pfadkrafte gesteuert durch statische Timing Analyse eingesetzt wer den 50 40 E Ohne Pfadkr fte O Mit Pfadkr ften 30 20 Slack Abb 2 3 1 4 Verhinderung von negativem Slack durch den Einsatz von Pfadkr ften und STA Abschlussbericht Seite 73 Ekompass LEONIDAS 2 3 2 Beitrag 3 1 2 Timing Closure durch simultane Werkzeuge IMS Leibniz Universitat Hannover Ziel dieses Beitrags ist der Entwurf eines Werkzeugs zur Platzierung und Verdrahtung wel ches das Timing Closure Problem lost Durch eine geeignete Modellierung der Verdrahtung zur Platzierungsphase eines Entwurfs sollen Zyklen zwischen Platzierung und Verdrahtung vermieden werden Weiterhin soll dadurch die Verdrahtbarkeit des Platzierungsergebnisses verbessert werden ohne dass Timing Bedingungen verletzt werden Es wurde ein gegen uber den Ansatzen in LEONIDAS verandertes globales Verdrahtungsmodell entwickelt Die ses Modell bietet eine realistische Modellierung von Verdrahtungselementen schon zur Plat zierungsphase und erhoht die Konsistenz der Verdrahtungsmodelle Die Globalverdrahtung wird zu Teilen wahrend der Platzierung festgelegt eine spezielle Anbindung eines Detailver drahtungsverfahrens ist also erforderlich Das zuvor abgeschatzte Timing muss eingehalten werden bereits festgelegte Verdrahtungsbereich
9. M glichkeiten der Sensitivitatsanalyse werden mittlerweile auch au erhalb des LEONIDAS Projektes erkannt Beispielsweise ist in der Literatur eine Nutzung zur Filloptimierung doku mentiert IBM Das Thema Interconnect Variationen wird in der Literatur im Zusammenhang mit Analog Schaltungen bislang weitestgehend nur exemplarisch anhand prototypischer einfacher Lay outstrukturen und Corner Cases behandelt Bus Systeme etc Im industriellen R amp D Umfeld spielen hierbei insbesondere die Arbeiten bei IBM Sani R Nassif et al und TI NS Nagaraj et al eine Rolle Ans tze das Layout kompletter Analog Schaltungen zu behandeln sind in diesem Zusammenhang allerdings nicht ver ffentlicht Das Problem die Interconnect Varia tionen ganzer Schaltungen zu extrahieren und zu analysieren wird in der Literatur der letz ten Jahre eher im Zusammenhang mit gro en digitalen Schaltungen im Semi Custom Umfeld diskutiert insbesondere in Verbindung mit der Statistischen Statischen Timing Analyse SSTA Dort liegt der Focus aber weniger auf der Extraktion der Schwankungen selbst als auf der Frage der weiteren Behandlung model order reduction etc L sungen die wie die Arbeiten in LEONIDAS auf eine Kombination von Variations Extraktion und analoger Monte Carlo Schaltungssimulation abzielen sind unseres Wissens noch nicht verf gbar Die EDA Industrie diskutiert in diesem Umfeld in letzter Zeit verst rkt Extraktionsmethoden die au
10. stab f r die parasit ren Induktivit ten zu verwenden Im Rahmen der Arbeiten wurden insbesondere die HALO Methode vgl 33 sowie die K Methode vgl 34 untersucht Aus diesen Untersuchungen die das Analysewerkzeug FastHenry als Referenz verwendet haben wurde ein Ansatz f r die Absch tzung entwickelt der als Abstandsmethode bezeichnet wird Die Absch tzung der parasit ren partiellen In duktivit ten findet in zwei Schritten statt Zuerst muss der Bereich festgelegt werden in dem die einzelnen Leitungen als induktiv gekoppelt angesehen werden Dieser Bereich wird im Folgenden als Untersuchungsbereich bezeichnet Anschlie end m ssen die einzelnen In duktivit ten bestimmt werden Bei der Bestimmung des Untersuchungsbereichs wird zun chst die maximale Gegenindukti vit t Mmax berechnet indem die Gegeninduktivit t zweier Leitungssegmente mit einem tech nologieabh ngigen Mindestabstand bestimmt wird Als Segmentl nge wird die L nge des aktuellen Segments die um einen Untersuchungsbereichsfaktor verl ngert wird ge nommen Mit der maximalen Gegeninduktivit t kann die kritische Gegeninduktivit t Mpi be stimmt werden wobei hier eine Benutzervorgabe erforderlich ist Die kritische Gegeninduk tivitat erm glicht die Bestimmung eines kritischen Abstandes d der gleichzeitig als Breite des Untersuchungsbereichs gesehen wird Die H he des Untersuchungsbereichs wird durch die L nge des aktuellen Segmentes bestimmt
11. t und damit auch wie wahrscheinlich dieser ist Aggressor arrival time 4 ps 2 2 j T T relE pos Relative Entropy 0 50 6 Shift Timel ps Abb 2 1 2 1 Verlauf des Delay Ma fur das Alignment eines Victims mit einem links Aggressor und mit zwei Aggressoren rechts In beiden Fallen wurden die Signale und Crosstalk Bumps durch Weibullverteilungen gebildet Ein neuer Ansatz zur Macro Modellierung von Signalen und Digitalzellen Wie in 0 angedeutet ist die Analyse von Crosstalk Delay wesentlich aufwendiger und erfor dert weitaus mehr Referenzsimulationsschritte als die Zeitanalyse ohne Berucksichtigung von Crosstalk Delay Das Ziel dieses Beitrages war es daher die umfangreichen SPICE Zellmodelle der Referenzsimulationen durch einfachere gleichzeitig aber annahernd gleich genaue Modelle zu ersetzen um so die Simulationen wesentlich zu beschleunigen Wie oben schon angedeutet verhalten sich digitale Zellen mit jeder neuen Technologiegene ration immer nichtlinearer Ein Grund sind zum einen die verringerten Versorgungsspannun gen welche kleinere Schwellenspannungen erfordern damit die Zellen ausreichend schnell schalten Zum anderen verursachen aber die kleineren Technologiegr en selbst ein nichtli neares Verhalten z B die Transistorkan le oder sie vergr ern die Wirkung von parasit ren Effekten Dadurch k nnen empfangende Zellen Receiver nicht mehr als einfache konstante Kapaz
12. tur Links ist ein groBer Ldmos Transistor als NWELL2 die Teil Kollektoren Zus tzlich ist noch Emitter gezeichnet auf der rechten Seite mehrere der parasit re pnp Transistor des Dmos eingezeich n Wannen als Kollektoren in verschiedenen Ab net bulk nwell Substrat der hier jedoch nicht weiter standen betrachtet werden soll Abb 2 1 1 2 zeigt mehrere als Emitter dienende Ldmos Transistoren eine Powerstruktur mit 0 4 mm Fl che typische Gr e einer Endstufe sowie einen kleinen Ldmos Transistor Als Basis dient das p Substrat das sowohl durch einen gro en Substratkontakt als auch ber die Ruckseite angeschlossen werden kann Um die Abhangigkeit der Parasiten von der Basisweite Zu messen sind in unterschiedlichen Abstanden n Wannen als Kollektoren realisiert Schnittbild Abb 2 1 1 3 Die minimale Ba sisweite wird durch die Designregeln des Prozesses definiert bei den weiteren Kollektoren wird der Abstand immer mehr vergr ert Bei diesen Kollektoren sind noch Substratkontakte realisiert mit denen das Substratpotential gemessen werden kann Die relevante Messgr e ist der Transferkoeffizient Ic le lc Strom aus dem Kollektor e in den Emitter injizier ter Strom Eine weitere wichtige Gr e ist die Stromverst rkung Ic Ib lb Basisstrom Strom ins Substrat Mit Hilfe der Relation c le Ib kann a in umgerechnet werden Der Transferkoeffizient h ngt von vielen Faktoren ab die aufgrund ihrer Ko
13. 1 E 02 1 E 03 1 E 04 x a u Abb 2 1 1 5 Fit des Vorfaktors x blau Messung gelb doppellogarithmischer Fit Checkroutine Zur Detektierung m glicher Gef hrdungsgebiete im Layout wurde eine Checkroutine imple mentiert die das Layout auf das Vorhandensein m glicher parasit rer NPN Transistoren hin untersucht F r die Verifikation muss der Strom den jede n Wanne im Abstand x als St r strom am Kollektor aufnimmt zun chst berechnet werden Anschlie end wird bewertet ob der extrahierte St rstrom funktionskritisch ist Durch Identifikation der gef hrdeten Kollekto ren kann der Layout oder Schaltungsentwickler anschlie end geeignete Ma nahmen ergrei fen die die Substrat berkopplung auf andere Leitungen reduzieren z B den Abstand x der gef hrdeten Kollektoren vom Emitter erh hen Zuerst wird eine Liste mit Bauelementen aus dem Layout View heraus erstellt die als mogli che Emitter von Substrat NPN Transistoren Aggressor unter das Substratpotential abtau chen k nnen Diese sog Aggressoren m ssen vom Schaltungsentwickler oder Layouter in einem ersten Schritt im Layouttool markiert werden Anschlie end werden vom Verifikations tool alle potentiell gef hrdeten Bauelemente Opfer extrahiert die als Kollektoren von Para siten agieren k nnen Potentielle Opfer sind dabei alle Bauelemente die eine n Wanne be sitzen und nicht gleichzeitig Aggressoren sind
14. B2 sich besonders hervorhebt Bei der Durchschnittsanalyse ist allerdings zu erkennen dass die Methoden A1 und A2 ein leicht verbessertes Ergebnis vor den anderen beiden Methoden liefern Dies bedeutet beim Aufteilen gro er FFR Strukturen dass der Splittfaktor nicht extra schaltungsbezogen berechnet werden muss sondern dass mit einem festen vorgegebenen Wert gearbeitet werden kann was zu einer weiteren Verein fachung des Test Point Insertion Flows f hrt Abschlussbericht Seite 83 Ekompass LEONIDAS 2 3 4 Beitrag 3 2 1 Mixed Signal Designflow unter Verdrahtungsaspekten fur Broadcast Media Applications ATMEL Die im Rahmen von LEONIDAS durchgefuhrten Arbeiten basieren auf einem Designflow Vorschlag aus dem Vorg ngerprojekt LEONIDAS Dieser zielte darauf ab mit Hinblick auf eine fr hzeitige Absch tzung des Timingverhaltens von parallel verdrahteten Verbindungs strukturen einen erweiterten standardzellenbasierten Designflow zu entwickeln Dies kann mit einer fr hzeitigen Realisierbarkeitspr fung gleichgesetzt werden So wurde die Busmodellierung um ein Modell zur Treiberlinearisierung sowie ein Modell zur Signalinterpretation erweitert Das umgesetzte Konzept ist eine lineare zustandsabh ngige Modellierung des Treiberverhaltens die sowohl das Treiberverhalten bei Signal bertragung als auch bei Signaleinkopplung nachbildet Die Signalinterpretation bildet das Interface zu den bew hrten Simulationsmethoden und der benutzten Signal
15. Hahn R Br ck A Nassaj W Nebel Ein Verfah ren zur Verifikation hochkomplexer Randbedingungen beim IC Entwurf Analog 2006 M Zhang M Olbrich H Kinzelbach D Seider E Barke Beschleunigte Monte Carlo Methode zur Bestimmung von Interconnect Variationen Analog 2006 Sep tember 2006 pp 113 117 M Zhang M Olbrich D Seider M Frerichs H Kinzelbach E Barke CMCal Ein Verfahren zur Analyse der Prozessschwankungen f r nichtlineare Schaltungen mit nicht Gauss verteilten Parametern ZuD Workshop M nchen M rz 2007 O Ohlendorf M Olbrich E Barke Timing Driven 3D Platzierung mit einem kr fte basierten Ansatz ZuD Workshop M nchen M rz 2007 H Kinzelbach Statistical Interconnect Variations Extraction and Simulation ZuD Workshop M nchen M rz 2007 P Birrer S Chandrasekaran R Wittmann Partieller Layout Flow zur Generierung von Auswahltabelllen f r Bussysteme ZuD Workshop Munchen Marz 2007 M Zhang M Olbrich D Seider M Frerichs H Kinzelbach E Barke CMCal An Accurate Analytical Approach for the Analysis of Process Variations with Non Gaussian Parameters and Nonlinear Functions DATE 2007 M A Smith L Schreiner E Barke V Meyer zu Bexten Algorithms for Automatic Length Compensation of Busses International Symposium on Physical Design ISPD Austin 2007 Abschlussbericht Seite 108 Ekompass LEONIDAS 90 lt A Schafer K Hahn R Bruck The Constraint Engineer
16. Schwellwerte jeder einzelnen Schaltung umfassen Der Schwellwert eines Schmitt Triggers fur eine Low to High Transition ist definiert als die Eingangsspan nung bei der die Ausgangsspannung gleich der Eingangsspannung ist H v i vv v 1 F r die Schaltung in Abbildung 2 1 2 4 wurden zwei Layouts implementiert ein Layout mit einem relativ kleinem Vy 428 34 530 36 mV und eines mit einem gro em Vp 550 82 755 mV F r jeden Wert von Vp wurde die Anstiegszeit am Eingang von 10 ps bis 300 ps variiert was alle blichen F lle in State of the Art Digitalschaltungen abdeckt und Monte Carlo Simulationen mit Prozessparametervariationen wurden durchgef hrt Wie in Abbildung 2 1 2 4 gezeigt h ngt die Standardabweichung des Delays welches durch den Trigger indu ziert wird stark vom gew hlten Layout ab Das Triggern bei Spannungen ungef hr halb so gro wie die Versorgungsspannung z B 450 500 mV bewirkt eine gr ere absolute Ro bustheit Allerdings sind bei einer Schwellspannung von Vp 450 mV die Abweichungen obwohl absolut am geringsten sehr stark abh ngig von der Eingangs Anstiegsrate Das Triggern bei V 600 mV garantiert auf der einen Seite eine gute Robustheit die auf der anderen Seite auch recht konstant ber den gesamten Wertebereich der Eingangs An stiegsrate hinweg ist Literatur 4 T Lin E Acar and L Pileggi h gamma An RC delay metric based on a gamma distribution approximation of the homoge
17. Seite 76 Ekompass LEONIDAS 2 3 3 Beitrag 3 1 3 Timing Aware Test Point Insertion in DFT Verdrahtungen NXP In modernen digitalen Schaltungen insbesondere in modernsten Nanometer Technologien dominieren die Verz gerungen auf den Verbindungsleitungen gegen ber den Verz gerun gen der Logikgatter Beim Design gro er integrierter Schaltungen SoC Multi Million Gates IP Core based Designs ist es daher unerl sslich die Verz gerungen auf den Leitungen in ausreichendem Ma e zu ber cksichtigen Dabei muss das zeitliche Verhalten f r alle Lei tungen auf Timing Closure untersucht und die Schaltung gegebenenfalls angepasst wer den Zudem bestehen moderne Designs mehr und mehr aus vielen Clocksystemen Bei solchen Designs mit vielen Schaltungszweigen mit unterschiedlichen Taktabfolgen kommt es dabei aber h ufig zu Skew Problemen das hei t zu einer Taktverschiebung auf Grund von Lauf zeitunterschieden in den verschiedenen Leitungspfaden Dies kann dazu f hren dass ein Signal zu spat oder auch zu fr h an einem Flip Flop in der Schaltung ankommt Daher kann dieses FlipFlop das Signal nicht mehr oder f lschlicherweise schon speichern und es kommt unweigerlich zu einem Informationsverlust Dar ber hinaus werden in modernen Schaltungen zunehmend sogenannte Testpunkte die zur Regulierbarkeit und Beobachtbarkeit von Signalzust nden dienen in das Design einge f gt Durch TPI Test Point Insertion kann die Anzahl
18. Verbindungsstrukturen zu definieren indem der Verlauf des entsprechenden Buskanals in welchem die betrachteten Leitungen gef hrt werden soll definiert wird Die anschlie end extrahierten Bus Parameter welche die Topologie des Busverlaufs abbilden werden in die Datenbasis eines simulations f higen Busmodells aufgenommen In einem Simulationsschritt wird der Einfluss von Kop peleffekten untersucht Im Vordergrund steht dabei die Bewertung von Crosstalkeffekten hinsichtlich Auswirkungen auf das Timing und die Signalintegrit t der betrachteten Top Level Verbindungen Ist schon in dieser fr hen Phase des Schaltungsdesigns zu erkennen dass bei der geplanten Leitungsf hrung die abgesch tzten Koppeleffekte zu Timing oder Signalintegrit tsverletzungen f hren kann der Floorplan noch im Entwurfsstadion optimiert werden Dadurch entfallen sp tere wesentlich arbeitsintensivere nderungsarbeiten an Layouts an denen sonst der Standardzellbereich oder die Verdrahtung der Versorgungslei tungen mit abge ndert werden m sste Eine solch fr hzeitige Identifikation von Problemstel len verspricht also die Reduktion der Turnaround Zeiten w hrend der Entwicklung und somit auch die Reduktion der Entwicklungskosten Die im Folgenden geschilderten Arbeiten sind eine Fortf hrung der Arbeiten aus Leondias Es wurden Erweiterungen an dem Modellierungskonzept fur parallel verdrahtete Busstruktu ren entwickelt Diese Methoden wurden in SystemC abgebildet
19. auch induktive Lasten wie z B die Wicklung eines externen Elektromotors In der Regel wird dabei eine sog H Br ckenkonfiguration benutzt die aus 2 Dmos Transistoren L1 L2 als low side Schalter und 2 Transistoren H1 H2 als high side Schalter besteht siehe Abb 2 1 1 1 Vsupply current flow during motor operation high side gate control LDMOS H1 sg LDMOSLi Dj current flow S during free wheel __ power ground Abb 2 1 1 1 Ldmos Transistoren in H Br ckenkonfiguration mit Ldmos Transistoren H1 und H2 als high side Schalter und Ldmos L1 L2 als low side Schalter In der Abschaltphase flie t der Strom ber die Drain Substratdiode des low side Schalters L1 Aufgrund der Selbstinduktion kann der Drain von L1 unter das Substratpotential abtauchen Bild aus 1 Die induktive Last wird stets getaktet betrieben mit der Folge dass mit dem Abschalten des high side Transistors H1 der low side Transistor L2 aufgrund der Selbstinduktivit t der Spule U L di dt sowie das Drain des low side Transistors L1 unter das Massepotential Substratpotential abtaucht Die n Wanne des Drains des low side Transistors stellt somit den Emitter eines parasitaren NPN Transistors dar der Minorit tsladungstr ger Elektronen in das Substrat Basis injiziert Alle anderen n Wannen benachbarter Bau elemente agieren als Teilkollektoren dieses parasitaren NPN Transistors Aufgrund des pa rasitaren NPN Transistors kann es
20. der Frequenz f r unterschiedlich reduzierte Netlisten Zun chst wurde bez glich der Wider standswerte eine selektive Extraktion durchgef hrt In einer weiteren Sensitivit tsanalyse haben wir die nicht sensitiven Kapazit ten bestimmt und sie einmal mit Nullpotential verbun den und einmal ganz eliminiert Die Ergebnisse zeigen dass man trotz starker Reduktion der Laufzeiten nur minimale Abweichungen lt 2 in allen beobachteten Gr en erh lt Die Ta belle enth lt die relativen Abweichungen der nach den beschriebenen Reduktionen erhalte nen Simulationsresultate von den zugeh rigen Ergebnissen aus der originalen Variations Abschlussbericht Seite 35 Ekompass LEONIDAS netzliste Sie zeigt also unmittelbar den relativen Fehler der aufgrund der unterschiedlichen Reduktionsverfahren entsteht Abweichung Abweichung ADWSIEHUNG Standardab Netzliste Laufzeit nominale mittlere Fre weichung o Frequenz quenz Bee 31 02 0 Nach selektiver 6 23h 0 55 0 58 1 29 R Extraction ineensive Cabs 75 385 0 12 0 12 1 80 auf Nullpotential eae Ii een 0 56 0 67 0 51 Tab 2 1 4 3 Laufzeitvergleich und relativer Genauigkeitsverlust bei Anwendung der Sensitiven Extraktion QAG VCQ Die in LEONIDAS entstandenen Verfahren definieren einen Satz von Werkzeugen die es erlauben den Einfluss statistischer Variationen der Prozessparameter auf die Interconnect Parameter und die daraus resultierenden Schwankungen im Verhalten rea
21. der allgemeinen Verzweigungsheuristik Fail First welche versucht zuerst die am wenigsten wahrscheinlichen F lle zu untersuchen Entsprechend werden die Elemente f r die Eingabe des Branch amp Bound Algorithmus so sortiert dass unn tige Verzweigungen zu einem fr heren Verarbeitungsschritt ausgesiebt werden und somit auch unn tige Auswer tungen auf diesen Zweigen vermieden werden TGA beschleunigt die Geschwindigkeit des Branch amp Bound Algorithmus indem er versucht den Aufwand zu verringern mit dem festgestellt wird ob ein unaufl slicher Unterbaum tat s chlich unaufl slich ist Infolge der exponentiellen Komplexit t des Branch amp Bound Algo rithmus k nnen sich Probleme mit einer sehr gro en Anzahl von Aggressoren typischerwei se solche mit mehr als 50 Aggressoren als unl sbar herausstellen selbst wenn TGA ange wandt wird In solchen F llen k nnen zus tzliche Naherungsalgorithmen hinzugezogen wer den die die Aggressormenge in kleinere Teilmengen aufteilen Der vorgeschlagene Tendency Graph Approach wurde in C programmiert und an einem Abschlussbericht Seite 23 Ekompass LEONIDAS industriellen Design in 90 nm Technologie mit ca 70 000 Standardzellen getestet Hierbei wurden verschiedene Crosstalk Szenarien durchgespielt High Noise Low Noise Delay und Speedup und die Anzahl der Aufrufe des rekursiven Branch amp Bound Algorithmus im Ver gleich mit und ohne Verwendung von TGA gez hlt Wir verweisen hier auf
22. die Abhangigkeit der Signalande rung am Ausgang dVv us t zu der Signalanderung am Eingang dv n t des Gatters und kann in diesem Zusammenhang als Gatterempfindlichkeit angesehen werden Bei der Bestimmung des Gewichtungsfaktors werden Spannungsverl ufe ohne Koppelein fl sse angenommen Um eine Weiterverarbeitung des Signals zu erm glichen wurde f r v t der Kurvenverlauf einer Rampe angenommen Diese Darstellungsform erm glicht eine eindeutige Zuordnung der Signalverz gerungszeit sowie der Flankendauer eines Signals Die Abb 2 3 4 3 veran schaulicht das beschriebene Vorgehen zur Bestimmung eines qualitativ definierten aquiva lenten Signalverlaufs Der Gatterspezifische Faktor k t Abschlussbericht Seite 87 Ekompass LEONIDAS quivalen Spannungsverlauf I T t Abb 2 3 4 3 Definition eines quivalenten Signalverlaufs Schnittstellen zu Entwurfswerkzeugen Schnittstelle zur Simulationsumgebung SystemC Implementierung Zur Beschreibung des Busmodells wurde SystemC als Beschreibungssprache eingesetzt SystemC erlaubt eine Abbildung von zeitlich parallel ausgef hrten Prozessen und kann die n tigen Schnittstellen zu den Hardwarebeschreibungssprachen VHDL und Verilog imple mentieren Da SystemC eine C Klassenbibliothek ist besteht die M glichkeit im Gegen satz zu VHDL oder Verilog komplexe Algorithmen welche zur Beschreibung des Busverhal tens sowie zur Implementierung weiterer Methoden n
23. eines kritischen Pfades besonderen Rah menbedingungen unterworfen Beim Einbau der TPI Hardware muss bekannt sein welche Signalverz gerung im kritischen Pfad berhaupt noch tolerierbar ist Die Verz gerung auf den Signalleitungen selbst liefern hier die kommerziell verf gbaren Static Timing Analysis STA Werkzeuge Abschlussbericht Seite 78 Ekompass LEONIDAS STA Kopplung Die vom STA ermittelte Information Uber das Timing auf den strukturellen Pfaden im Design wird in ein internes Format gewandelt damit das Werkzeug Amsal welches fur die Kalkulati on der m glichen Testpunkte genutzt wird diese Timnig Constraints verarbeiten kann Es wurden verschiedene Konverter entwickelt die neben den kommerziellen STA Werkzeugen am Markt auch vom Benutzer definierte Pfadlisten verarbeiten k nnen Se Synopsys Datei Converter er ETS Cadence Datei Converter Benutzer definierte Pfadliste _ test data file for Amsal file interface Scan insertion flexible STA Schnittstelle Amsal PathFile Abb 2 3 3 3 Kopplung an STA Werkzeuge Testpunkte Ein Testpunkt kann prinzipiell durch das Einf gen eines zus tzlichen logischen Bauele ments realisiert werden Hier wurden drei verschiedene Arten von Testpunkten betrachtet Testpunkte die innerhalb des Designs kontrollierend Signale einpr gen k nnen TP controllable only Testpunkte die nur die Signale beobachten TP observable only Testpunkte
24. in LEONIDAS entwickelten Algorithmen der Bundelverdrahtung sind aber einzigartig Zum Thema Parasitensymmetrisches Routing und Constraint Verifikation von Atmel gibt es derzeit keinen Mitbewerber der einen ahnlichen Ansatz mit Modulgeneratoren und der We gesuche f r ganze Busse verfolgt AP 3 Entwurfsablauf und Werkzeuge W hrend der Projektlaufzeit von LEONIDAS ist das Interesse an 3D Integrationstechniken gerade im amerikanischen Umfeld weiter gestiegen Dies zeigt dass LEONIDAS hier ein bedeutsames Thema in Angriff genommen hat Im Bereich der simultanen Platzierung und Verdrahtung sind die in LEONIDAS erforschten Ans tze einzigartig Auf dem International Symposion on Physical Design fand in diesem Jahr ein Wettbewerb zum Global Routing statt bei dem die Schnittstelle zwischen Platzierung und Verdrahtung und die enge Verzah nung der beiden ein Schwerpunktthema war F r das Einf gen von Testpunkten in Fanout Free Regions liegt der Schwerpunkt bei NXP auf der Reduktion der Testmuster Dies ist nach aktuellem Kenntnisstand bei keinem der ATPG Tool Anbieter m glich Im Bereich der fr hzeitigen Modellierung und Simulation von Bussystemen inklusive der In duktivit ten ergibt sich folgendes Bild Es gibt zwar kommerzielle EDA Anbieter die im Um feld der Layout Struktur Synthese oder Spulen Modellierung t tig sind z B edXact Helic oder Agilent Doch der Ansatz des partiellen Layoutflows ist bisher einzigartig und als deut
25. ngendifferenz 1 Die Symmetriekosten werden auf der Grundlage des Verh ltnisses zwischen als symmet risch definierten Netzen und symmetrisch verdrahtbaren Netzen bestimmt Bei den ber lappungskosten wird der Grad der Abschattung bzgl eines bestimmten virtuellen Terminals bestimmt Dieser beschreibt die Verdeckung eines Terminals durch andere Terminals bezo gen auf die einzelnen virtuellen Pins Als letzter Kostenfaktor wird die gesamte L ngendiffe renz aller Netze innerhalb eines Terminalb ndels betrachtet wobei hier mit einer Abschat zung der Verdrahtungsl nge gearbeitet wird Automatische Berechnung der Netzreihenfolge Die Berechnung der Netzreihenfolge vgl 73 verbessert die Ergebnisse der Terminal verdrahtung und tr gt zur Verbesserung des Gesamtverdrahtungsergebnisses bzgl der pa rasit ren Effekte bei Sie erfolgt w hrend des Verdrahtungsprozesses zweimal und betrach tet zun chst die bevorzugten und dann die gew hlten virtuellen Terminals wobei ein bevor zugtes virtuelles Terminal das kostengunstigste und ein gew hltes das durch die Bundelver drahtung tatsachlich verwendete virtuelle Terminal ist Beide Vorgange basieren auf dem gleichen Algorithmus der jedoch bei der zweiten Berechnung eingeschrankt wird Wahrend der ersten Berechnung der Netzreihenfolge wird zunachst fur jedes bevorzugte virtuelle Terminal eine bevorzugte Netzreihenfolge bestimmt Es handelt sich dabei um die aus der Sicht des virtuellen Term
26. nis der Werte des Ausgleichsmoduls und der langen Leitung betr gt 1 4 Die Differenzen innerhalb des Ausgleichsmoduls zwischen den einzelnen Leitungen betragen zwischen 7 und 9 des Gesamtwertes Sie sind ein wenig h her als die Differenzen bzgl der parasit Die Differenz der Werte soll die von einem Leitungsknick verursachte Differenz ausgleichen Abschlussbericht Seite 61 Ekompass LEONIDAS ren Widerstande Dies zeigt dass der beabsichtigte Ausgleich der Widerstande einen Aus gleich der Selbstinduktivitaten impliziert Bei der Verwendung eines Ausgleichsmoduls variie ren die Differenzen zwischen 3 5 und 3 6 der Gesamtselbstinduktivitat Das Ausgleichs modul reduziert die Differenzen auf 2 5 2 6 der Gesamtselbstinduktivitat Bei der an dieser Stelle nicht dargestellten Untersuchung der Gegeninduktivit ten kann dem Aus gleichsmodul die niedrigste induktive Kopplung der einzelnen Leitungen bescheinigt werden F r den Ausgleich der Differenzen hat jedoch ein Ausgleichmodul lediglich marginale Wir Kung Die Untersuchungen der Ausgleichsmodule im Hinblick auf Kapazit ten zeigten eine relativ schwache Ausgleichswirkung der Module An dieser Stelle wurde insbesondere die Proble matik der u eren und inneren Leitungen deutlich zwischen denen erhebliche Differenzen bzgl der Kapazit t entstehen Diese Problematik kann durch sukzessives Vertauschen der einzelnen Leitungen behoben werden so dass jede Leitung ber bestimmte L n
27. r die DFII Version 6 1 0 eine sehr komfortable L sung f r ein System dieser Art angek ndigt hatte wurden die eigenen Entwicklungen zur ckgestellt da diese nicht konkurrenzf hig zu solch einer perfek ten Integration von Cadence h tten sein k nnen Stattdessen konzentrierte man sich darauf st rkeren Einfluss auf die Toolentwicklung bei Cadence zu gewinnen und m glichst alle An forderungen der Projektpartner an ein Constraint Management System in die Entwicklung bei Cadence einflie en zu lassen Die Vorarbeiten in LEONIDAS und die im Rahmen dieses Projektes erarbeiteten qualifizierten Anforderungen beeinflussten hierbei ma geblich die Spezifikation und damit die sp tere Entwicklung des von der Firma Cadence geplanten Constraint Management Systems Nachdem alle Typen von Nebenbedingungen die im System bereitgestellt werden m ssen erfasst und strukturiert worden waren erfolgte gemeinsam mit den IC Entwicklern die For mulierung konkreter funktionaler Anforderungen die an ein zuk nftiges zentrales Constraint Management System zu stellen sind Hierbei wurde zur Verbesserung der Akzeptanz eines zuk nftigen Constraint Management Werkzeugs bei den Anwendern als wesentlicher Be standteil eine bersichtliche und komfortabel zu bedienende graphische Benutzeroberfl che GUI gesehen und entsprechend detailliert spezifiziert Ein Augenmerk wurde auch auf eine effektive automatische Generierung von Constraints basierend auf einer automatisch
28. somit zu einer Uberkopplung zwischen der an dem Ag gressor angeschlossen Verdrahtungsleitung und mehreren mit benachbarten n Wannen elektrisch verbundenen Verdrahtungsleitungen kommen Die Funktion verschiedener Schal tungsbl cke z B bei empfindlichen Eingangsstufen kann durch diese berkopplung stark gef hrdet werden Aus diesem Grund muss der negative Einfluss von parasit ren NPN Transistoren auf die Schaltungsfunktion im Layout durch Verifikation und ggf Layoutanpas sungen verhindert werden Stand der Technik Auf dem Markt ist derzeit kein EDA Werkzeug bekannt mit dem die oben genannte Verifika tionsaufgabe durchgef hrt werden kann Innerhalb des F rderprojektes wurde daher eine Methode entwickelt mit der durch Verwendung vorhandener EDA Werkzeuge das Auftreten von parasit ren NPN Transistoren im IC Layout verifiziert werden kann Abschlussbericht Seite 12 Ekompass LEONIDAS Problembeschreibung Da die Eigenschaften der parasitaren Transistoren stark von der Technologie abhangig sind wurden zuerst die Parasiten charakterisiert Diese Charakterisierung der Parasiten wurde anhand von speziellen Teststrukturen durchgefuhrt dem so genannten Substratmonitor Layout siehe Abb 2 1 1 2 G SUB1 NWELL1 SUB2 NWELL2 E Abb 2 1 1 3 Schnittbild des parasit ren NPN Transistors nicht ma stabsgerecht N Well des Abb 2 1 1 2 Layout der verwendeten Teststruk Dmos Transistors stellt den Emitter dar NWELL1
29. ssen automatisiert als Einheit betrachtet werden Zusammenfassung Im Rahmen dieses Projektes wurden Algorithmen zum automatisierten Einbau von Test punkten in FFRs erstellt und die Vorgaben f r den Einbau von Testpunkten wurden definiert Dies steht in einer prototypischen Implementierung als Pilotversion zur Verf gung Dabei wurden drei bekannte TA Testability Analysis Methoden eingesetzt Sie identifizieren die Testprobleme innerhalb eines Designs Um herauszufinden an welchen Stellen die Test punkteinf gung durchgef hrt werden soll wurde ein neuer Algorithmus entwickelt Dieser benutzen die TA Methoden innerhalb einer Kostenfunktionsberechnung um die beste Positi on von Testpunkten zu bestimmen Der Testpunkt welcher am meisten zur Kostenreduktion beitr gt wird in das Design eingebaut Um bei gro en FFRs das Datenvolumen reduzieren zu k nnen wurden Methoden entwickelt und untersucht mit deren Hilfe FFRs sinnvoll durch zus tzliche Testpunkte aufgeteilt werden k nnen Bei Methode A wird statisch ein festgelegter Wert definiert w hrend dieser Wert bei Methode B berechnet wird Zum anderen wird definiert wie das Splitting durchgef hrt wer den soll In Methode1 werden die FFRs gr engleich aufgesplittet In Methode 2 geschieht die Aufsplittung mit Hilfe einer Berechnungsfunktion Die vier Methoden k nnen miteinander variiert werden Untersuchungen an aktuellen Schaltungen haben ergeben dass keine der vier Methode A1 A2 B1 und
30. stufe als Opfer einen h heren Wert fur r w hlen als bei einer high side Endstufe deren n Wanne an die Versorgungsspannung angeschlossen ist Der jeweilige Kollektorstrom c so wie andere berechnete Gr en k nnen von der Checkroutine ausgegeben werden In einem letzten Schritt werden alle Verletzungen im Layouteditor geeignet visualisiert Dadurch dass die Extraktion der Bauelemente mit Cadence DIVA von der Bestimmung der Kollektorstr me f r jedes Opfer Bauelement getrennt ist muss die Extraktion nur einmal durchgef hrt Aufgrund dieser Trennung ist es m glich durch nderung des Schwellwertfak tors r entweder besonders empfindliche oder besonders unempfindliche Opferbauelemen te zu identifizieren Ablauf der Verifikation Im Folgenden wird anhand eines Beispiels der Ablauf der Verifikation parasit rer NPN Transistoren dargestellt Abb 2 1 1 6 In dem Beispiel handelt es sich um Teststrukturen Ldmos Transistoren die als Diode verschaltet sind d h deren Gate mit Source kurzgeschlossen ist an denen auch im n chsten Kapitel messtechnisch die Checkroutine verifiziert wird Dies war im Berichts zeitraum nur an Teststrukturen m glich da das Silizium des Pilot ICs in der vorliegenden Technologie verz gert war Extraktion der potentiellen Opfer O mit Cadence DIVA Erkennen der Nwell Gebiete Zuordnung Nwell zu Device und Aggressor Opfer Abst nde Nwell A lt gt Nwell O Abstands Zuordnung der
31. tig sind umzusetzen Die M glichkeit der Verwendung bereits vorhandener C Klassenbibliotheken zur Beschreibung von SystemC Modellen erlaubt die Nutzung bekannter und bew hrter Methoden So konnte z B die GNU Scientific Library GSL 39 zur Anwendung von numerischen Methoden eingesetzt werden Treibermodell Leitungsmodell bertragung Auswertung aktives Modell passives Modell bertragungs Matrix Signalgenerator Interpretation tit Abb 2 3 4 4 Simulationsmodell fur ein parallel verdrahtetes Leitungsbundel Im Wesentlichen kommen zwei Module zum Einsatz Das Treibermodul dient der Treibermo dellierung mit dynamischer Ubertragungsmomentberechnung Das Ubertragungsmodul bildet das Signalubertragungsverhalten eines Astes der Baumstruktur eines Busses ab Die Kom munikation zwischen den einzelnen Modulen wird unter Verwendung von komplexen Signal typen wie Matrizen realisiert Bei Berucksichtigung des nichtlinearen Verhaltens von Treiber elementen ist es notwendig die Ubertragungsmomente der Treiber dynamisch und in Abhan gigkeit der Eingangssignale zu berechnen und diese an die Ubertragungsmodule zu berge Abschlussbericht Seite 88 Ekompass LEONIDAS ben Des Weiteren werden die Eingangssignale als Modifikation der ursprunglichen Ein gangssignale an das Ubertragungsmodul bergeben Schnittstellen zu P amp R Tools Leitungsdefinition und Parameterextraktion Fur die R
32. und es wurde ein parametri sierbares Simulationsmodell erzeugt Zur gezielten Definition von Busstrukturen sowie zur Extraktion von Modellparametern f r das Simulationsmodell wurden weitere Methoden ent wickelt Diese neuen Vorgehensweisen wurden an einem Beispiel getestet Erste Ergebnisse zum zeitlichen Aufwand einer Realisierbarkeitspr fung von parallel verdrahteten Leitungs b ndeln konnten so gewonnen werden Abschlussbericht Seite 84 Ekompass LEONIDAS Busmodellerweiterungen Modellierung des Treiberverhaltens Das Schaltverhalten von CMOS Treibern kann im Allgemeinen nicht als linear angenommen werden Ublicherweise wird es bei der Modellierung das Treiberverhalten durch einen Trei berwiderstand und eine effektive Kapazitat modelliert 35 Bei einer Betrachtung von gekop pelten Strukturen ist die effektive Last von dem Schaltverhalten benachbarter Leitungen ab hangig Das bedeutet Die effektive Last hangt davon ab ob wie viele welche und in welche Richtung Signalwechsel auf den benachbarten Leitungen stattfinden Bei der angewandten Verhaltensmodellierung findet eine Fallunterscheidung zwischen ei nem entkoppelten und einem einkopplungsbedingten bertragungsverhalten eines Treibers statt Man unterscheidet dabei zwischen einem aktiven und einem passiven Modell des Trei bers Das aktive Modell beschreibt das Treiberverhalten w hrend eines Zustandswechsels unter Vernachl ssigung der Koppeleinfl sse durch benachbarte Leitu
33. von dem verwendeten Modell des L ngenaus gleichs nicht ber cksichtigt werden ebenfalls auszugleichen F r die Erzeugung dieser Aus gleichsstruktur wurde ein Algorithmus entwickelt der die Anzahl der Wellenstrukturen sowie deren H he und Breite bestimmt vgl 72 F r die Verwendung der RC Ausgleichsmodule wurde eine Schnittstelle definiert die eine aktive Beeinflussung der Generierung seitens des Benutzers erm glicht so dass u a die Breite der Wellenstrukturen und die maximale Breite des Moduls vorgegeben werden k nnen Der Ausgleich der Differenzen der parasit ren Widerst nde und Kapazit ten erh ht den Platzbedarf der Verdrahtung da die Ausgleichsmodule au erhalb des B ndels liegen und somit zus tzlichen Platz ben tigen Ein bereits in der Praxis verwendeter Ansatz ist es aus schlie lich die Differenzen der parasit ren Kapazit ten C Ausgleich auszugleichen Der C Ausgleich basiert wie der RC Ausgleich auf dem Ausgleich der L ngendifferenzen Es wird Abschlussbericht Seite 56 Ekompass LEONIDAS sichergestellt dass jede Leitung innerhalb des Leitungsb ndels identische L nge aufweist um insbesondere die Kapazit ten zwischen der jeweiligen Leitung und dem Substrat auf dem gleichen Niveau zu halten Der Ausgleichsmodulgenerator verl ngert ein gew hnliches gerades Leitungsb ndel mit einer schr gen Kante so dass es eine gerade Kante erh lt Die Position der Pins bzw Durchkontaktierungen bleibt dabei erhalte
34. wertvollen Platz bereits im Vorfeld reserviert zu haben Da die IR drop Analyse in der Regel nach der finalen Platzierung und Verdrahtung erfolgt braucht es einen L sungsansatz der Eingriffe in die Schaltung auf ein Minimum reduziert Diese berlegung f hrte zu zwei L sungsans tzen bei denen bereits in der Schaltung vor handene F llzellen als so genannte Platzhalter gegen spezielle Zellen ausgetauscht werden Typische Designs enthalten meistens schon F llzellen um f r die sp tere Prozessierung auf dem Silizium eine gleichm ige Verteilung Dichte der Leitungsebenen zu gew hrleisten Diese Art der Schaltungsentwicklung kann dazu genutzt werden bereits vorhandene Zellen bei Bedarf auszutauschen Abschlussbericht Seite 48 Ekompass LEONIDAS ne waveform rina a a a a Wa Austausch IR drop Analysis STD FILL STD FILL STD FILL HCAP FILL Hot spot loca tion amp oq IR drop value Abb 2 2 2 3 Platzierungsmethodik zur Reduktion des dynamischen IR drop durch den Austausch von Std Fullzellen gegen Decap Zellen AND2 NAND1 XOR1 Abb 2 2 2 3 zeigt eine von zwei geeigneten Methoden zur Reduzierung des dynamischen IR drop Die Abbildung zeigt dass das Ergebnis einer ersten IR drop Analyse genutzt wer den kann nach Bedarf aus einer extra daf r zur Verf gung stehenden Bibliothek eine vor handene Standard F llzelle gegen eine kapazitive gleicher Bauart auszutauschen F r einen A
35. 0 1100 900 700 500 300 Test pattern 100 T p iT Industrial ai gt D BUBLUOE Test pattern 600 p m il Whi i in p31025 p72767 p73257 p90685 p 104649 Industrial Ru Abb 2 3 3 6 Reduktion der Testmuster f r verschiedene FFR Aufteilungen Fasst man die Einzelergebnisse zusammen ergibt sich das Bild in Abb 2 3 3 7 Hier ist zu erkennen dass die Methoden A1 und A2 ein leicht verbessertes Ergebnis vor den anderen Abschlussbericht Seite 81 Ekompass LEONIDAS beiden Methoden liefern Dies bedeutet beim Aufteilen gro er FFRs dass der Splitfaktor nicht extra schaltungsbezogen berechnet werden muss sondern mit einem festen vorgege benen Wert gearbeitet werden kann Dies erspart die Strukturanalyse des Designs zur Er kennung aller FFRs in einem ersten Schritt 20000 18000 16000 E u E E E O 14000 12000 Test set size 10000 8000 6000 i Overall21 circuits with large FFrs Abb 2 3 3 7 Vergleich verschiedener Methoden TPI Flow Um die Ziele dieses Projektes der automatisierte Einbau von Testpunkten an den erlaubten und sinnvollen Orten unter Ber cksichtigung des Gesamtdelays des Timings der Leitungen sowie der Anzahl der Testmuster erreichen zu k nnen ist ein zeitlich gesteuerter Ablauf Ti ming aware TPI Flow notwendig In dieser Aufgabe wird ein Prototyp eines timing optimier ten DFT Hardware Insertion Tools entwickelt werden das daf
36. 0 05 i a ca 0 08 fio O12 0 714 0 18 0 18 0 20 O22 O24 0 28 f a simulen simuliert k Verz gerungszeit I Flankendauer Abb 2 3 4 2 Vergleich von Verz gerungszeiten und Flankendauern mit Spectre Simulationsergebnissen f r eine 10 Bit breite Busstruktur Signalinterpretation Um den ermittelten durch kapazitive Kopplung beeinflussten Signalverlauf am Ausgang ei ner Busleitung f r die Analyse des Zeitverhaltens unter Verwendung bew hrter Methoden nutzbar zu machen wurden so genannte quivalente Signalverl ufe 37 eingef hrt Zur Be stimmung des quivalenten Signalverlaufs wird das Verhalten des Empf ngergatters ber ck sichtigt Dabei wird ein definierter Kurvenverlauf am Eingang eines Empf ngergatters derart an den tats chlichen Verlauf der Eingangsspannung angen hert dass das resultierende Ausgangssignal an das tats chliche angenahert wird Die in 37 vorgestellte Methode ist in 38 erweitert worden Das prinzipielle Vorgehen der Methode basiert auf der Minimierung des mittleren Fehlerquadrats LSM Least Square Method zwischen dem angenommenen und dem tats chlichen Kurvenverlauf am Gattereingang Wobei zus tzlich das Fehlerquadrat mit einem Gatterspezifischen Gewichtungsfaktor ke t gewichtet ist Das Vorgehen entspricht 0 0 mathematisch der Minimierung des Integrals knot o nrar Dabei ist v t der definierte und v t der tats chliche Spannungsverlauf am Eingang des Empf ngergatters Maus beschreibt
37. 03 48 C Malonnek Interconnect Centric Design Flow LEONIDAS Workshop at DATE 2003 M nchen M rz 2003 Abschlussbericht Seite 106 Ekompass LEONIDAS 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 C Malonnek M Olbrich E Barke Ein neues Platzierungsverfahren f r einen leit bahnzentrierten De signflow E I S Workshop 2003 Erlangen M rz 2003 G Jerke Electromigration Avoidance during IC Design Mentor Graphics Users Group Meeting U SA San Jose USA April 2003 J Lienig G Jerke Elektromigration eine neue Herausforderung beim Entwurf e lektronischer Bau gruppen in F amp M 10 2002 01 2003 03 2003 Deutschland 2002 2003 M Frerichs LEONIDAS Leitbahnorientiertes Design applikationsspezifischer Schaltungen Ekompass Workshop 2003 Hannover April 2003 W Soppa K W Pieper Berechnung der Stromtragfahigkeit von Metallisierungs ebenen Ekompass Workshop 2003 Hannover April 2003 M Wolf L Schreiner Routen mit Constraints und Modulgeneratoren Ekompass Workshop 2003 Hannover April 2003 M Tahedl W Brugger Mixed Signal Design Flow Ekompass orkshop 2003 Hannover April 2003 A Muller B Walliser L Kronenberg Constraint Management im Full Custom Entwurfsablauf E kompass Workshop 2003 Hannover April 2003 H Kinzelbach Leitbahnkoeffizienten bei zuf lligen Pr
38. 57 Ekompass LEONIDAS ling blubb PRS_INTERFACE cc Routing GARA PARSY Help 61 6 CDS2PRS Export 180 6 Route PRS2CDS Import ergebnis Abb 2 2 4 4 Integration des Verdrahters in die Cadence Umgebung Zu den Nachteilen des zweiten Ansatzes gehort die notwendige Konvertierung der Daten so dass es moglich ist dass zum einen die Werkzeuge moglicherweise auf verschiedene Versi onen von Daten zugreifen fehlende Datenkonsistenz und zum anderen Informationen verlo ren gehen k nnen mangelnde Datenvollst ndigkeit berdies kann die Bindung an die propriet re Skriptsprache eines EDA Anbieters als Nachteil angesehen werden Zu den Vor teilen dieses Ansatzes z hlt die schnelle Umsetzbarkeit dieses Ansatzes die insbesondere auf das bereits vorhandene Know how bei der Firma ATMEL zur ckzuf hren ist Zudem ist die Verf gbarkeit zu nennen da der entsprechende Skriptinterpreter bereits Bestandteil der Cadence Software ist und damit keine zus tzlichen Kosten verursacht Nicht orthogonale Verdrahtung Die Qualit t der Ergebnisse h ngt insbesondere von der Verdrahtbarkeit einer Schaltung unter Ber cksichtigung der parasit ren und technologischen Rahmenbedingungen ab Eine Erh hung der Verdrahtbarkeit kann mit zwei Ans tzen verfolgt werden wobei sie zum einen durch die Erh hung der Anzahl der Verdrahtungsebenen und zum anderen durch Schaffung neuer Freiheitsgrade innerhalb des Ve
39. Abschlussbericht zum BMBF Verbundvorhaben Leitbahnorientiertes Design Kurztitel LEONIDAS Projektlaufzeit M rz 2005 Februar 2007 Partner Atmel Germany GmbH Cadence Design Systems GmbH Infineon Technologies AG Institut f r Mikroelektronische Systeme der Leibniz Universit t Hannover NXP Semiconductors Germany GmbH Robert Bosch GmbH Autoren J rgen K hne Atmel Germany GmbH Patrick Birrer Cadence Design Systems GmbH Harald Kinzelbach Klaus Koch Christiane Nippert Irmtraud Rugen Herzig Patrick Wernicke Infineon Technologies AG Thomas Jambor Ole Hendrik Ohlendorf Markus Olbrich Min Zhang Leibniz Universit t Hannover Institut f r Mikroelektronische Systeme J rgen Schl ffel NXP Semiconductors Germany GmbH Hans Ulrich Armbruster Martin Frerichs Tilman Neunhoeffer Qimonda AG Manfred Henning G ran Jerke Robert Bosch GmbH Tudor Murgan Petru Bacinschi TU Darmstadt Jens Lienig Ammar Nassaj TU Dresden Institut f r Feinwerktechnik und Elektronik Design Rainer Br ck Kai Hahn Andre Sch fer Universit t Siegen Institut f r Mikrosystemtechnik Das diesem Bericht zugrunde liegende Vorhaben wurde mit Mitteln des Bundesministeriums f r Bildung und Forschung unter dem F rderkennzeichen 01 M 3074 gef rdert Die Verantwortung f r den Inhalt dieser Ver ffentlichung liegt bei den Autoren Ekompass LEONIDAS Inhalt 1 Allgemeines 3 1 1 Ziele Aufgabenstellung 3
40. Ankunftszeit gew hlt wohingegen die Zeit vom ersten Slew Trip Point zum zweiten Slew Trip Point als sein Slew herangezogen wird Signale die durch Crosstalk gest rt sind k nnen nicht einfach durch lineare Rampen be schrieben werden Erschwerend kommt hinzu dass die Kombination von Aggressorzustan den und Eingangssignalen welche die schlimmste St rung verursachen gefunden werden mu Insbesondere die optimalen Ankunftszeiten f r die Aggressoreneingangssignale und Slews relativ zum Victimsignal werden gesucht Wenn nur ein Delay Trip Point verwendet wird ergibt sich eine nichtlineare Optimierung mit mehreren Sattel und Extrempunkten Nur zwei Slew Trip Points f r die gest rte nichtmonotone Signalform zu verwenden erscheint zumindest fraglich Dieses nichtlineare Verhalten wird bisher in der Literatur und heutigen EDA Programmen ignoriert in gleicher Weise wie die nichtkonvexe Form der Crosstalk Delay Funktion Typi scherweise wird der Einfluss des Crosstalk durch lineare Funktionen approximiert und durch greedy Optimierungsalgorithmen ein lokales Optimum gesucht 6 welches durchaus signifi kant vom globalem Optimum abweichen kann z B 5 in 7 Wir haben ein neues Delay Ma entwickelt welches konvex ist ber dem betrachteten Be Abschlussbericht Seite 20 Ekompass LEONIDAS reich die gesamten Signalverlaufe einbezieht und es erlaubt Randbedingungen wie z B die fruheste und spateste Schaltzeit von Aggressoreingangssign
41. C 6 1 Version erfolgreich Einfluss genommen werden F r das durchg ngige Constraint Management System im Full Custom IC Entwurf wurden vom Partner Infineon die Anforderungen spezifiziert ein Benutzermodell erwickelt und dieses an Cadence R amp D zur Implementierung bergeben Im zweiten Schwerpunkt Constraint Umsetzung wurde an der Umsetzung der Constraints im Analoglayout der parasitensymmetrischen Verdrahtung dem multi constraint Busrouting sowie dynamischer IR Drop Analysemethoden zur optimalen Platzierung von St tzkonden satoren gearbeitet Bei der IR Drop ber cksichtigenden Platzierung von St tzkondensatoren konnte ein geeig neter L sungsansatz gefunden und mit Hilfe eines kommerziellen EDA Software Anbieters praktisch umgesetzt werden Die Erweiterungen des Verdrahtungstools Parsy zum Einbau von parasiten ber cksichtigenden Verdrahtungsausgleichsmodulen konnte erfolgreich getestet werden Auch wurde durch die Anbindung an das Cadence DFII und an die zugrundeliegende OpenAccess Datenbasis die Grundlage f r die einfache Nutzung in der aktuellen und in der zuk nftigen Designumgebung gelegt Im Bereich der Constraintverifikation konnte ein Verfahren entwickelt werden mit dem es erstmalig m glich ist frei definierbare sowie beliebig zusammenh ngende und zyklenfreie Constraints zu verifizieren Es wurde weiterhin ein neuartiges Floorplanningverfahren entwi ckelt welches es erm glicht das Floorplanning frei constrain
42. C Entwurf ANALOG 2006 25 A Horn On sentences which are true of direct unions of algebras J Symbolic Logic 16 14 21 1951 26 J Jaffar S Michaylov P Stuckey and R Yap The CLP R Language and System ACM Trans on Programming Languages and Systems 14 3 339 395 July 1992 27 J Cohen Constraint logic programming languages Commun ACM 33 7 52 68 1990 28 H Grab S Zizala J Eckmueller K Antreich The Sizing Rules Method for Analog Integrated Circuit Design ICCAD 2001 343 349 2001 Abschlussbericht Seite 46 Ekompass LEONIDAS 2 2 2 Beitrag 2 1 2 Entwicklung von dynamischen IR Drop Analysemethoden zur optimalen Platzierung von Stutzkondensatoren Infineon In der modernen mobilen Telekommunikationstechnik werden die Leistungsaufnahme und die fur den Betrieb ben tigten Versorgungsspannungen integrierter Bausteine immer weiter reduzieren Dies bedeutet neue technische Anforderungen bereits im Entwicklungsstadium des Halbleiterdesigns Bei immer weiter sinkenden Versorgungsspannungen werden die tolerablen Bereiche f r derartige Pegelschwankungen immer kleiner und der Spannungsab fall kann zum unbeabsichtigten Schalten von Transistoren f hren Bei der Versorgung kann ein unerw nschter aber in realen Schaltkreisen nicht v llig vermeidbarer Spannungsabfall IR drop auftreten Man unterscheidet hier zwischen einem statischen dU und dem dyna mischen dU dt IR drop der meist kurz und sehr lokal an best
43. Die Berechnung der Eigeninduktivit ten der einzelnen Segmente erfolgt nach der Formel 2 Bei der Absch tzung werden sequentiell alle im Untersuchungsbereich liegenden Segmente be trachtet Im Rahmen der Untersuchung haben sich Faktoren zwischen 1 5 und 2 als sinnvoll erwiesen Der Benutzer kann bestimmen um welchen Faktor die kritische Gegeninduktivit t kleiner als die maximale Gegeninduktivit t ist Werte zwischen 10 und 20 werden als sinnvoll erachtet Abschlussbericht Seite 62 Ekompass LEONIDAS 2x Se WAT 2 Bei der Bestimmung der Gegeninduktivit ten werden drei Formel verwendet vgl 3 5 wobei die Verwendung von dem Verh ltnis zwischen der L nge des aktuellen Segmentes und dem Abstand zu dem betrachteten Gegensegment bestimmt wird m Lo 2 44 ZH d l 2 20 d I 41 2 er 7 5 Die Qualit t der gew hlten Formeln kann der Abb 2 2 4 10 und der Abb 2 2 4 11 entnom men werden wobei stets ein Bezug auf die mit FastHenry bestimmte Referenzinduktivitat genommen wird 0 2235 W T L eee 2 3 4 D 3 E gt 2 lt L nge der Segmente um Abb 2 2 4 10 Absch tzung der Eigeninduktivit ten Bei der Betrachtung der Ergebnisse wird deutlich dass die Absch tzung insbesondere f r lange Leitungen sehr gute Ergebnisse liefert Lediglich bei den sehr kurzen Leitungen steigt der Fehler Angesichts der Tatsache dass in dem Bereich in dem der Fehler 10 betr g
44. Die Werte der h heren Momente der Prozessparameter werden dann mit Hilfe der Taylor Darstellung zu h heren Momenten der Verteilungsdichte der Zielwerte umgerechnet Reference MC_36481 E R 2 284 10 No of Simulations Importance 8831 0 12 Sampling Taylor 1 Order 3 12 43 Taylor 2 Order 3 6 01 Taylor 4 Order 0 11 Abb 2 1 5 4 Die Verfahren wurden beispielhaft auf eine 2D Busstruktur angewendet Die Tabelle zeigt das Ergebnis fur einen Testcase mit einem stark schwankenden Parameter Abschlussbericht Seite 38 Ekompass LEONIDAS Die einzige Annahme dieses Verfahrens besteht darin dass die ersten Zentralmomente der Eingangsgr en bekannt sein m ssen Experimente zeigen dass dieses Verfahren pr zise Ergebnisse liefert auch fur stark nichtlineare Probleme und gro e Variationen Die Weiter entwicklung dieses Verfahrens wird sich auf die Reduktion der Komplexit t in h her dimensi onalen Problemen konzentrieren Abschlussbericht Seite 39 Ekompass LEONIDAS 2 2 Arbeitspaket 2 Constraints Dieses Arbeitspaket gliederte sich in die beiden Schwerpunkte Constraint Management und Constraint Umsetzung Im Rahmen des Schwerpunktes Constraint Management gab es eine intensive Zusam menarbeit mit der R amp D Abteilung der Firma Cadence Ausgehend von den Ergebnissen des F rderprojektes LEONIDAS konnte auf die Entwicklung des Constraint Management Systems f r die Cadence DFII I
45. Electronic De sign ISQED 2002 A Glebov S Gavrilov D Blaauw S Sirichotiyakul C Oh and V Zolotov False noise analysis using logic implications International Conference on Computer Aided Design ICCAD pages 515 521 2001 Palla Murthy Koch Klaus Bargfrede Jens Anheier Walter Glesner Manfred Re duction of Crosstalk Pessimism using Tendency Graph Approach paper 24th Inter national Conference on Computer Design 2006 ICCD October 1 4 San Jose USA P B Bacinschi and T Murgan Concepts for Measuring and Test Circuits Techni cal Report T U Darmstadt 2005 P B Bacinschi and T Murgan Extended Process Variations Analysis Technical Report T U Darmstadt 2006 P B Bacinschi and T Murgan High Resolution Measurement Framework for Crosstalk Induced Delay Technical Report T U Darmstadt 2006 P B Bacinschi and T Murgan MNDA Buffer Design and Trigger Sensitivity Tech nical Report T U Darmstadt 2006 P B Bacinschi and T Murgan Schmitt Trigger Trip Point Analysis and LISB Ro bustness Technical Report T U Darmstadt 2007 P B Bacinschi and T Murgan DLL Sensitivity to Clock Jitter and Duty Cycle Varia tions Technical Report T U Darmstadt 2007 P B Bacinschi and T Murgan Adaptive Body Bias for Matched Transistors Calibra tion Technical Report T U Darmstadt 2006 P B Bacinschi and T Murgan Analog On Chip Adaptive Body Bias for R
46. O Ausgang abgegriffen werden Die h her aufl senden Messungen sind an den Start und Stop Registern an den STO und SPO Ausg ngen verf gbar Die h chstaufl senden Messungen werden am Ausgang des verschachtelten DLLs gespeichert und k nnen an den FSTO und FSPO Ausg ngen abgegriffen werden Die Beitr ge umfassen einen neuartigen Buffer f r die MNDA die Benutzung eines Double Loop Filters einen neuartigen Phasen Frequenz Detektor PFD um Phasendifferenzen bei der fallenden Taktflanke zu messen und den optimierten Entwurf von Triggern f r das Timing der Schaltungseingange 17 18 Es wird die Benutzung von single ended DLL Buffer mit einer Double Bias Steuerung in der Ausgangsstufe vorgeschlagen wodurch Messungen mit einer sehr hohen Zeitaufl sung m glich sind und eine kontrollierte Symmetrie des Delays bei der steigenden und fallenden Taktflanke Des Weiteren wurde gezeigt wie die berlegte Einstellung von Bauelementgr en die Robustheit gegen ber Prozessvariationen verbes sern kann und Richtlinien f r den Entwurf einer Verz gerungsstrecke mit maximaler Robust heit des Buffers gegen ber Prozessvariationen erstellt 17 Zum ersten Mal wurde der Schmitt Trigger f r das Aufbereiten der Timing kritischen Eingangssignale eines TDC vorge schlagen Mehrere Schaltungen wurden untersucht und es wurde festgestellt dass der Ein fluss von Prozessparametervariationen stark von dem Triggerschwellwert abh ngt Des Wei teren wurden die Schw
47. R nun an den da f r erlaubten und vor allen Dingen sinnvollen Pl tzen erfolgen Um den Anforderungen von Applikations Schaltungen mit bis zu 100 Millionen Gattern ge recht werden zu k nnen m ssen die jeweils leistungsf higsten Werkzeuge einsetzbar sein Ein ubergeordneter Design for Testability DfT Flow f r solche Nanometer Designs muss dabei verschiedene wichtige Aufgaben unterst tzen Es wurde hier ein bergeordneter Au tomatismus so im Flow umgesetzt dass ein Designer oder Testingenieur ber eine geeigne te grafische Oberfl che ohne gro e Vorkenntnisse zu ersten Ergebnissen kommen kann Dieses entwickelte Single User Interface erleichtert den Umgang mit den Werkzeugen hilft bei der Fehlervermeidung und f hrt durch die schnellere Umsetzungsmoglichkeiten zu ver k rzten Design for Testability Entwurfszeiten Des Weiteren wurden Algorithmen f r die simultane Detailplatzierung und verdrahtung er forscht die einen neuen Ansatz darstellen Timing Randbedingungen bei gleichzeitig gerin ger Fl che einzuhalten Zur L sung des Problems zu langer Verbindungsleitbahnen werden in Zukunft zunehmend 3 dimensionale Ans tze verfolgt wie gestapelte aktive Schichten die zusammen den Chip ergeben Hierzu ist ein Werkzeug entwickelt worden das die Platzie rung von Elementen unter Ber cksichtigung fest vorgegebener Timing Constraints vornimmt Durch die Miniaturisierung und hohe Arbeitsfrequenzen in aktuellen Schaltungen gen gt e
48. Strukturerkennung im CES im Gegensatz zu kommerziellen und proprie taren Ansatzen allein auf vom Benutzer bereitgestellten Regelfiles beruht Die Strukturerken nung und deren Verknupfung mit Constraint Transformations Propagierungs und Verifikati onsfunktionen funktioniert somit auch werkzeugubergreifend wenn alle notwendigen Daten quellen und EDA Werkzeugfahigkeiten im CES registriert worden sind Ergebnisse Mit dem im LEONIDAS Projekt entwickelten Constraint Engineering System der 1 Genera tion konnte erstmals gezeigt werden dass eine werkzeugubergreifende Verifikation der Ein haltung von Constraints grundsatzlich moglich ist Innerhalb des CES konnen einfache und komplexe Randbedingungen als Teil der Datenba sis definiert werden um anhand dieser einfache und komplexe Verifikationsaufgaben Zu l sen Die Definition von Randbedingungen und Verifikationsaufgaben geschieht hierbei in einer abstrakten bergeordneten werkzeugunabh ngigen Metaebene und erm glicht daher die Definition und Verarbeitung von werkzeug bergreifend definierten Randbedingungen Das CES repr sentiert somit einen Ansatz f r die Automatisierung von Verifikationsaufga ben welche bisher manuell und allein durch die Expertise von IC Entwicklern abgesichert werden mussten Vorhandene Randbedingungsinformationen die in externen Werkzeugen oder Constraint Management Systemen vorliegen k nnen leicht per Import Exportfunktionen integriert werden und erm gliche
49. Test in Europe DATE 2005 S 982 983 37 Hashimoto Masanori Yamada Yuji Onodera Hidetoshi Equivalent Waveform Propagation for Static Timing Analysis IEEE Transactions on Computer Aided de sign of Integrated Circuits and Systems Band 23 Heft 4 April 2004 S 498 508 38 Nazarian Shahin Pedram Massoud Tuncer Emre Lin Tao Ajami Amir H Model ing and Propagation of Noisy Waveforms in Static Timing Analysis Design Automa tion and Test in Europe DATE 2005 S 776 777 39 Galassi Mark Davies Jim Theiler James Gough Brian Jungman Gerard Booth Michael Rossi Fabrice GNU Scientific Library Reference Manual 1 6 Dezember 2004 Abschlussbericht Seite 93 Ekompass LEONIDAS 2 3 5 Beitrag 3 2 2 DfT Flow und Interfaces f r Timing Aware TPI NXP Die immer gr er und komplexer werdenden integrierten Schaltungen insbesondere in mo dernsten Nanometer Technologien sind eine Herausforderung an alle Tools im Designflow Insbesondere bei der Netzlistenmanipulation zur Erzeugung von scanbaren Netzlisten f r hierarchische SoC Bl cke m ssen in naher Zukunft bis zu 100 Millionen Logikgatter bearbei tet und miteinander verdrahtet werden Bei der Verdrahtung der Schaltungselemente spielen daher die Randbedingungen des Layouts und in einem besonderen Ma e die Anforderungen an das Timing eine herausragende Rolle Um allen diesen Anforderungen gerecht werden zu k nnen m ssen die jeweils leistungsf h
50. Vorplatzierung ae Definition der LEF ner Zaren Nondefault Rules und des Buskanals Busmodell Simulation amp Realisierbarkeitspr ja Detaillierte Busverdrahtung Abb 2 3 4 8 Die entwickelte Methodik Fazit Im Projektzeitraum kn pften die Arbeiten an das Vorg ngerprojekt LEONIDAS an Das Bus modellierungskonzept wurde um die Treibermodellierung und die Signalinterpretation erwei tert F r die Anbindung an die Simulationsumgebung wurde ein Simulationsmodell in SystemC implementiert Unter Verwendung der LEF DEF API und der Austauschformate LEF und DEF wurden Methoden zur gezielten Erzeugung von Busstrukturen und zur Para meterextraktion entwickelt An einem Testchiplayout wurde das Verfahren exemplarisch getestet Dabei konnten erste Ergebnisse f r den zeitlichen Aufwand einer fr hzeitigen Timingabsch tzung gewonnen werden die eine deutliche Reduktion der Entwurfszeiten erwarten lassen Abschlussbericht Seite 92 Ekompass LEONIDAS Literatur 35 Qian Jessica Pullela Satymamurthy Pillage Lawrece Modeling the Effective Ca pacitance for the RC Interconnect of CMOS Gates IEEE Transactions on Computer Aided Design of Integrated Cirquits and Systems Band 13 Heft 12 Dezember 1994 S 1526 1535 36 Forzan Cristiano Padini Davide Modeling the Non Linear Behavior of Library Cells for an Accurate Static Noise Analysis Design Automation and
51. abh ngig von dem St rer Opfer Abstand x Ic a x le le Der Stromtransmissionskoeffizient a x e wurde anhand von Messungen der Stromverstar kung x le von parasit ren Transistoren an speziellen Teststrukturen bestimmt Da nicht alle in den Transmissionskoeffizienten a x le eingehenden physikalischen Parameter be r cksichtigt werden k nnen z B Temperatur Emittergr e etc wurde der Transmissions koeffizient bei worst case Betriebsbedingungen experimentell bestimmt Die Stromverst rkung des parasit ren NPN Transistors 6 l sst sich leicht in den Transmissi onskoeffizienten umrechnen a P 1 p Die Messwerte der gemessenen Stromverstarkung x le mit B x le Bo x 1 le Ic Offset x wurden anschlie end gefittet siehe Abb 2 1 1 4 und Abb 2 1 1 5 Die dabei abgeleitete doppellogarithmische Fitfunktion wurde in die Checkroutine implementiert f x le AO exp A1 x A2 exp A3 x 1 le Ic A4 exp A5 x A6 exp A7 x Abschlussbericht Seite 14 Ekompass LEONIDAS beta Messung amp Fit 1 E 06 1 E 05 1 E 04 1 E 03 1 E 02 1 E 01 1 E 00 IE Abb 2 1 1 4 Stromverst rkung f le f r eine Teststruktur Dargestellt ist die Messung blaue Punkte sowie 2 Fits Hochstrominjektionsmodell gelb Hochstrominjektionsmodell Offset violett 1 E 01 beta_0 meas beta_fit_doppellog 1 E 00 4 1 E 01 pO
52. able Benutzeroberflache bereit die eine effiziente und intuiti ve Handhabung der Constraints erlaubt e Offenheit des Systems Ein wesentliches Ziel war es ein moglichst offenes System anzulegen so dass es durch anwender oder projektspezifische Anpassungen jederzeit erweiterbar ist Diese gefor derte Flexibilitat steht im Cadence System zur Verfugung e Strukturerkennung automatische Generierung von Constraints Fur komplexe integrierte Schaltungen kann die Eingabe von Nebenbedingungen sehr umfangreich werden Damit nicht alle diese Bedingungen von Hand vergeben werden mussen sollte neben der manuellen Eingabe von Constraints ein Werkzeug zur Verfu gung stehen das basierend auf der Erkennung gewisser vordefinierter Schaltungsstruku ren wie z B eines Stromspiegels bestimmte Constraints automatisch generiert Im Cadence Constraint Management System wird eine Unterst tzung der Automatisie rung durch das Werkzeug Circuit Prospector angeboten auch die von uns geforderte Flexibilitat ist im vorliegenden Cadence System gegeben Erweiterungen durch anwen derspezifische Anpassungen und Erganzungen sind jederzeit moglich Der Anwender hat sowohl die Moglichkeit eigene Schaltungsstrukturen zu definieren als auch zu bestim men welche Constraints automatisch generiert werden sollen e Anwenderspezifische Constraint Typen Im vorliegenden Constraint Management System der Firma Cadence ist die Vollstandig keit der Constraint Typen im Wesen
53. achtet da sie ebenfalls f r die Verdrahtung ver wendet werden k nnen Die zweite Berechnung der Netzreihenfolge betrachtet die tats chlich durch die B ndelver drahtung verwendeten virtuellen Terminals In dieser Phase kann keine Ver nderung der Spiegelungsindikatoren erfolgen da der Verlauf der Leitungsb ndel und die damit verbunde 1 Als symmetrische Netze gelten in diesem Zusammenhang Netze die einen identischen Verlauf bzgl der parasit ren Effekte haben Die Bevorzugung erfolgt zun chst aus der lokalen Sicht der Terminalverdrahtung und kann aus der globalen Sicht revidiert werden Abschlussbericht Seite 55 Ekompass LEONIDAS ne Spiegelung der Leitungsbundel festgelegt sind Die restlichen Schritte der Berechnung sind identisch Modulgeneratoren Die bereits erw hnte Zusammenfassung der Netze bei der Verdrahtung reduziert zun chst den Verdrahtungsvorgang der B ndelverdrahtung die im Folgenden ausschlie lich betrach tet wird auf die Verdrahtung einer Leitung mit der Breite des gesamten Leitungsb ndels Es stehen nach der erfolgreichen Durchf hrung der Verdrahtung Informationen ber den Verlauf der Leitungsb ndel in der Form eines ungerichteten Graphs zur Verf gung Mit diesen In formationen wird f r jede Kante des Graphs ein Modulgenerator aufgerufen der die Layout informationen des Netzb ndels erzeugt und somit das Leitungsb ndel generiert Das Konzept der Modulgeneratoren ist sehr m chtig da alle denk
54. alen vorzugeben Das prinzipiel le Verfahren besteht darin dass ein Funktional minimiert wird welches den Unterschied zwi schen zwei Signalverlaufen misst Als Funktional verwenden wir bevorzugt das Expected Weight of Evidence das gewisse Optimalitatskriterien erf llt Alternativ k nnte aber auch die evtl gewichtete Fehlerquadratsumme verwendet werden Diese unterscheidet jedoch nicht zwischen Uber und Unterschwingern infolge Crosstalk In einem gewissen Sinne kann auch die ubliche Delay Bestimmung als Funktional verstanden werden das fur den resultierenden Delay minimiert wird Die Minimierung ist verschachtelt Zun chst werden die beiden Signale zeitlich gegeneinan der verschoben um ein Ma f r ihren Delay zu bekommen Diese Minimierung ist eingebun den in eine weitere u ere Optimierung die nach dem maximalen oder minimalen Delay ent sprechend den Randbedingungen sucht Durch diesen neuen Ansatz ist es m glich den De lay zwischen zwei Signalen unter Ber cksichtigung ihrer gesamten Signalformen zu berech nen und zu optimieren Damit kann die STA vollst ndige und irregul re z B durch Crosstalk gest rte Signalformen in ihrer Gesamtheit einbeziehen Bei der Optimierung mittels Augmented Lagrange Optimie rung fallen Lagrange Multiplikatoren an die Auskunft dar ber geben wie sensitiv ein be stimmter Crosstalk bzgl nderungen in den Randbedingungen ist z B Ankunft oder Slew der Eingangssignale Gr e der Koppelkapazit
55. altung zur Produktion kann die Pr fung vollautomatisch Constraint gesteuert angesto en werden Fazit Die Arbeiten an dem Verdrahter PARSY setzen die Aktivit ten des Projektes LEONIDAS fort W hrend des Projektes LEONIDAS wurde der Verdrahter PARSY weiterentwickelt und die parasit ren Eigenschaften der Leitungen untersucht PARSY ist um eine automatische Platzierung der virtuellen Terminals sowie eine Berech nung von Netzreihenfolgen erweitert worden Zur Minimierung der Unterschiede bzgl der parasit ren Eigenschaften einzelner Leitungen wurden neue Modulgeneratoren implemen Abschlussbericht Seite 64 Ekompass LEONIDAS tiert Zwecks der Verbesserung der Akzeptanz des Verdrahters durch den Anwender ist der Verdrahter in den bereits bestehenden Entwurfsprozess integriert worden Schlie lich wurde der Verdrahter um die Fahigkeit einer nicht orthogonalen Verdrahtung erweitert um weitere Verbesserungen des Verdrahters au erhalb von LEONIDAS zu erm glichen Im Rahmen der Betrachtungen der parasitaren Eigenschaften der Leitungen wurden zu n chst die von den Busgeneratoren erzeugten Strukturen analysiert wobei die Analyse mit den Extraktionswerkzeugen FastCap und FastHenry vorgenommen wurde berdies wurden bekannte Konzepte f r die Absch tzung der parasit ren Induktivit ten evaluiert und ein ei genes neues Konzept entwickelt Schlie lich konnte auch eine auf Cadence Werkzeugen basierende Analyseumgebung entwickelt werden die
56. baren Layoutstrukturen und elemente durch die Modulgeneratoren anhand von Parametern erzeugt werden k nnen Er stellt somit eine Vereinfachung der manuellen Layoutgenerierung sowie Erleichterung bei der Entwicklung neuer EDA Werkzeuge dar Au erdem erlaubt die Verwendung der Modul generatoren eine gewisse Technologieunabh ngigkeit da die Erzeugung der jeweiligen Lay outstrukturen auf die Implementierung der Modulgeneratoren verlagert wird die dann ent sprechend mit Technologieregeln parametrisiert werden k nnen Der Verdrahter PARSY setzt einen einzigen Modulgenerator ein der drei unterschiedliche Module generieren kann Diese Zusammenfassung ist eine eher programmiertechnische Ma nahme so dass der Modulgenerator im Folgenden als drei separate Modulgeneratoren mit einem identischen Parameterset betrachtet wird Neben den blichen geraden Leitungs b ndeln werden Ausgleichsmodule f r parasit ren Widerst nde und Kapazit ten RC Ausgleich sowie ausschlie lich f r parasit re Kapazit ten C Ausgleich verwendet Beide Module werden durch die Abb 2 2 4 3 dargestellt Abb 2 2 4 3 Ausgleichsmodule a RC Ausgleich b C Ausgleich Die RC Ausgleichmodule gleichen die Differenzen der parasit ren Kapazit ten und Wider stande durch den Ausgleich der L ngendifferenzen der einzelnen Leitungen mithilfe von Wellenstrukturen aus Zudem erzeugen sie eine identische Anzahl von Knicken innerhalb einer Leitung um m gliche Randeffekte die
57. berechnung Pinstr me Nwell Pin O definiert pro Device Ausgabe der Verletzungen Vergleich Pinstr me mit Grenzwerten Visualisierung der Ergebnisse Ausgabe der Verletzungen im Layout Abb 2 1 1 6 Der Verifikationsablauf Die Extraktion der Bauelemente sowie die Zuordnung der Nwell Gebiete zu einem Device wird mit dem Cadence DIVA durchgef hrt w hrend alle anderen Schritte durch entsprechende Skill Routinen realisiert sind Abschlussbericht Seite 16 Ekompass LEONIDAS Identifizierung des Aggressors durch Layouter oder Schaltungsentwickler Abb 2 1 1 7 Durch Anbringen eines Labels aggressor an dem Bauelement dessen Wanne untertaucht wird der Checkroutine und der Cadence DIVA Extraktion die untertauchende Wanne be kannt gemacht Zur Verdeutlichung wurde aggressor in Abb 2 1 1 7 nochmals vergr ert unter das Anschlusspad geschrieben das Label am Bauelement ist in dieser Vergr e rungsstufe nicht sichtbar Festlegung der Pinstromwerte f r jedes Bauelement Mit dem Instanzattribut Bosch spezifisch CDC benannt kann der Pinstromwert des Ag gressors festgelegt werden Im unten gezeigten Bild wird der Pinstromwert des Aggressors auf le 100mA gesetzt CDC Terminal D Drain Extraktion des Layouts Start der Checkroutine Durch einen Menueintrag im CIW wird das Eingabefeld der Checkroutine gestartet Wurde das Layout noch nicht extrahiert bzw hat sich das Layout seit der letzten Extrakt
58. bt CES und Metaverifikation Das CES ist ein Metaverifikationswerkzeug welches jeweils Teile des gesamten Verifikati onsproblems an bereits vorhandene externe EDA Werkzeuge bergibt Das CES erm glicht die Definition und Verarbeitung von neuen werkzeug bergreifenden Randbedingungen und Verifikationsproblemen Um au erdem die M glichkeit zu unterst tzen zuk nftige Randbedingungen und Verifikati onstools nahtlos integrieren zu k nnen wurde f r das CES eine konsistente Darstellung der Randbedingungen entwickelt Zu diesem Zweck wurde f r das CES eine formale Beschrei bung beruhend auf Horn Klauseln verwendet 25 Innerhalb des CES findet weder eine eigenst ndige Validierung der Constraintdaten noch eine eigene Datenhaltung statt Ebenso kann durch das CES keine Garantie der Vollst ndig keit des Regelsatzes zur Sicherstellung der Funktionalit t gegeben werden 24 Architektur bersicht Das CES baut auf den Konzepten des Constraint Logic Programming CLP auf 26 27 Abschlussbericht Seite 43 Ekompass LEONIDAS Der Aufbau des CLP basierten Logikkerns ist in Abb 2 2 1 1 dargestellt Der im Logikkern verwendete Formalismus fuhrt zu einer Metaebene auf der Verifikationsaufgaben abstrakt formuliert werden konnen Die Wissensbasis des CES Logiksystems wird in Form von Horn Klauseln bereitgestellt Die statische Wissensbasis wird durch Regeln gebildet die Uber ver schiedene Verifikationsdurchl ufe konstant bleiben Im Ge
59. chen alle im Rahmen des Projekts erarbeiteten Anforderun gen erfullt und dessen Anwendung auf Testbeispiele konnten alle Meilensteine punktlich erreicht werden Durch das gemeinsame Auftreten als Konsortium gegenuber dem EDA Hersteller Cadence steht nun ein kommerzielles Werkzeug zur Verfugung das bereits auch bei den Projektpart nern Atmel und Bosch erprobt wurde Abschlussbericht Seite 52 Ekompass LEONIDAS 2 2 4 Beitrag 2 2 1 Parasitensymmetrisches Routing und Constraint Verifikation Beitrag 2 2 3 Multi Constrained Busrouting Die beiden Beitrage entstanden in enger Zusammenarbeit der Firma Atmel Germany GmbH mit dem Institut f r Mikroelektronische Systeme der Leibniz Universit t Hannover Ihre Ziele k nnen prinzipiell in zwei Themengebiete unterteilt werden Der bereits im Rahmen des Pro jekts LEONIDAS entstandene Verdrahter PARSY sollte weiterentwickelt werden und es soll ten neue M glichkeiten f r die Ber cksichtigung der parasit ren Effekte erarbeitet werden Zahlreiche Verbesserungen bzgl der Grundfunktionalit t des Verdrahters wurden im ersten Themenbereich erzielt von denen die verbesserte Platzierung der virtuellen Terminals und die automatische Berechnung der Netzreihenfolge besonders zu erw hnen sind berdies wurden neue Modulgeneratoren entwickelt die den Ausgleich der parasit ren Effekte erm g lichen Die Nutzbarkeit wurde durch die Integration des Verdrahters in den Cadence Entwurfsprozess verbessert u
60. chsmoduls sowie seiner abgewinkelten Ver sion sind f r niedrige Frequenzen identisch Oberhalb von 1 MHz ergibt sich auf Grund der Knicke die lediglich in dem Ausgleichsmodul vorhanden sind ein Anstieg des Widerstands Dieser Anstieg der Werte f r hohe Frequenzen ist auf den Skineffekt zur ckzuf hren Die beabsichtigte Differenz zwischen den einzelnen Leitungen variiert zwischen 6 1 und 6 4 des Gesamtwertes Die kurzen Leitungen weisen selbstverst ndlich keine Differenzen auf Der Widerstandswert steigt im Vergleich zu den kurzen Leitungen um den Faktor 2 4 2 5 Beim Einsatz des Ausgleichsmoduls zum Ausgleich eines Leitungsknicks ist die Differenz zwischen den einzelnen Leitungen des Leitungsb ndels f r niedrige Frequenzen gleich Null Im nicht ausgeglichenen Fall betr gt die Differenz 115 uQ und ist vernachlassigbar Fur den h heren Frequenzbereich der zum Einsatzfeld der Verdrahtungsergebnisse z hlt betr gt die Differenz 6 mQ ausgeglichener Leitungsknick bzw 20 mQ unausgeglichener Leitungs knick Diese Werte stellen 1 bzw 34 des Gesamtwiderstandes dar Abb 2 2 4 9 Parasit re Selbstinduktivit t der analysierten Strukturen Als n chstes werden die in der Abb 2 2 4 9 dargestellten Ergebnisse der Untersuchung der Selbstinduktivit t betrachtet Die Selbstinduktivit t eines Ausgleichsmoduls ist kleiner als die der abgewinkelten Version Lediglich die kurze Leitung zeigt niedrigere Werte Das Verh lt
61. d Skew automatisiert durchzuf h ren und eine optimierte Verarbeitung von scanbaren Netzlisten zu erm glichen gab es kein kommerzielles Tool In LEONIDAS wurde ein viel versprechender Ansatz zur simultanen Globalplatzierung und verdrahtung entwickelt Es fehlte der Schritt der Detailplatzierung und verdrahtung um zu einem hochwertigen Layout zu kommen durch das die Timing Constraints unter gegebenen Randbedingungen garantiert eingehalten werden Die vertikale Dimension beeinflusste aufgrund der bereinander liegenden Metalllagen f r die Verdrahtung schon lange die Herstellung von integrierten Schaltungen Die aktiven Bau elemente waren jedoch in herk mmlichen Schaltungen auf einer einzigen Ebene angeord net Technologien die mehrere Ebenen aktiver Elemente erm glichen wurden seit 1979 untersucht blieben allerdings lange ohne praktische Anwendung Erst der wachsende Ein fluss von Leitbahnverz gerungen bewirkte verst rkte Forschungsarbeit auf diesem Gebiet Zu Projektbeginn gab es haupts chlich zwei Ans tze f r die vertikale Integration Einerseits waren es Strategien die auf SOI Silicon On Insulator Technologien basieren bei denen mehrere Ebenen von Dunnfilm Transistoren als aktive Elemente gebildet wurden Anderer seits handelte es sich um Technologien die zunachst einen Wafer fur jede Ebene aktiver Elemente prozessieren und anschlie end mit anisotropem tzen und speziellen Bonding Verfahren die vertikalen Verbindungen i
62. d an das Simulationsmo dell bergeben werden Designspezifische Parameter sind Parameter die bei jeder Design variation angepasst werden m ssen So ist die Topologie der Busse im Allgemeinen nicht immer gleich Die Gr nde daf r k nnten z B die Anzahl der verbundenen Systeme oder un terschiedliche geometrische Relationen der Systeme zu einander sein Test an einem Beispiel Zur Verifikation des entwickelten Entwurfsablaufs an einem Beispiel wurde das Design f r einen Testchip verwendet Das Design ist eine Multi Standard Broadcast Applikation und ist ein Vertreter der System on Chip L sungen SoC Die Ziel Technologie des Designs basiert Abschlussbericht Seite 89 Ekompass LEONIDAS auf Standardzellen mit einer minimalen Strukturbreite von 130 nm Die Design Komplexitat bewegt sich in der Gr enordnung von etwa 2 5 10 Gatter quivalenten Hinzu kommen etwa 600 kB Speicher ca 7 4 mm Standard Calls RAM Analogue Part ca 7 0 mm Abb 2 3 4 5 Test Chip Multi Standard Broadcast Applikation Sowohl durch eine vorausschauende Systemkonzipierung als auch ein geschicktes Floor planning ist es meistens gut m glich die Relationen zwischen kommunizierenden Subsyste me so zu realisieren dass die relativen geometrischen Abst nde zwischen den Komponen ten kurz gehalten und somit auch ein Grossteil der Signalleitungen als unkritisch bez glich der Signallaufzeiten betrachtet werden k nnen Zur Verifikation des Mod
63. darstellung im digitalen Designflow Dabei wird das durch kapazitive Kopplung beeinflusste Ausgangssignal einer Busleitung durch eine Spannungsflanke angen hert so dass am Empf ngergatterausgang ebenfalls eine Ann herung an das tats chliche Ausgangssignal stattfindet Die Integration des kompletten Modells und der entwickelten Methoden in eine Simulations umgebung ist unter Verwendung der Beschreibungssprache SystemC umgesetzt worden Durch eine Kombination aus bestehenden Tools zur Leitungsverdrahtung Programmier schnittstellen zu den Austauschformaten LEF und DEF siehe Kapitel 0 und eigens entwi ckelten Algorithmen wurden Methoden entwickelt die es erlauben parallel verdrahtete Bus strukturen in einer fr hen Phase des Entwicklungsablaufs gezielt zu erzeugen die so er zeugten Strukturen zu analysieren und anschlie end f r Simulationen und Realisierbarkeits untersuchungen ben tigten Modell Parameter zu extrahieren Einleitung Der zugrunde liegende Designflow f r standardzellenbasierte Designs sieht eine fr hzeitige Betrachtung von Toplevel Verbindungsstrukturen vor Die betrachteten Leitbahnen werden dabei in Form eines parallel verdrahteten Leitungsb ndels Bus im Design realisiert Das Vorgehen dient einer ersten Absch tzung und Realisierbarkeitspr fung des Leitungsverhal tens kritischer Leitbahnen bereits w hrend der Schaltungsentwicklung Die Methode erlaubt es beim Floorplanning die Topologie der betrachteten Toplevel
64. den Das vorliegende 3D Platzierungsverfahren erzeugt und platziert vertikale Durchkontaktierungen zwischen den einzelnen Chiplagen Fur diese Durchkontaktierungen wurde ein einfaches Modell zur Ti ming Modellierung entwickelt Es wird fur die statische Timing Analyse wahrend der Platzie rung verwendet um das Timing der Inter Chip Vias ICVs abzuschatzen Die Platzierung wird bezuglich der Timing Abschatzung durch die statische Timing Analyse optimiert Es konnte gezeigt werden dass sich durch die Anwendung von statischer Timing Analyse in Verbindung mit Pfadkraften kritische Pfade wahrend der Platzierung vermeiden lassen Angewendetes Konzept zur Timing Driven 3D Platzierung Platzierungsschritt Einf gen von ICVs verbessert Absch tzung Abschatzung Statische Timing Analyse Pfadkrafte fur kritische Pfade Zellen der Pfade andern die Position Abb 2 3 1 1 3D Platzierungsablauf Abb 2 3 1 1 zeigt den angewendeten Ablauf wahrend eines Platzierungsschritts des 3D Platzierers Die einzelnen Schritte wurden nach den bisher durchgefuhrten Konzeptuntersu chungen ausgew hlt Die Besonderheiten dieses Ablaufs bestehen darin dass sowohl ICVs w hrend der Platzierung eingef gt und gel scht werden k nnen als dass auch bereits w hrend der Platzierung eine Timing Analyse f r die abgesch tzte Verdrahtung durchgef hrt werden kann Die Ergebnisse
65. den in Kapitel 0 definierten Anforderungen an eine werkzeug bergreifende Verifikation und dem im Kapitel O erw hnt CLP Ansatz wurde das CES entwickelt Im Folgenden werden die zentralen Elemente und Ideen des CES beschrieben Komplexe und einfache Constraints Komplexe Constraints sind Randbedingungen die sich nicht unmittelbar auf die von den Einzelverifikationswerkzeugen pr fbaren Gegebenheiten abbilden lassen In der Regel han delt es sich dabei um Randbedingungen deren Pr fung mehrere verschiedene Einzelverifi kationswerkzeuge erfordert Komplexe Constraints beschreiben in der Regel abstrakte Ei genschaften von Schematic und oder Layoutobjekten Einfache Constraints sind dagegen all die Randbedingungen die sich unmittelbar mit einen Einzelverifikationstool pr fen lassen 24 Konsistenzpr fung Eine Konsistenzpr fung f r komplexe Constraints soll sicherstellen dass die zu pr fenden Constraints keine in sich widerspr chlichen Forderungen formalisieren Solche Inkonsisten zen lassen sich h ufig bereits durch eine Analyse der Constraints selbst ermitteln und erfor dern somit nicht den Aufruf der Verifikationswerkzeuge Inkonsistenzen sind in der Regel Hinweise auf Entwurfsfehler In der aktuellen Version des CES wurde nur eine Verifikation von einigen wenigen komple xen Randbedingungen durchgef hrt Eine Konsistenzpr fung ist in diesem Zusammenhang bisher noch nicht umgesetzt worden sie wird aber f r die Zukunft angestre
66. der Darstellung der Untersuchungsergebnisse kann aus Umfangsgr nden lediglich ein Teil der vorliegenden Ergebnisse pr sentiert werden Die Ergebnisse beschr nken sich da bei auf die Darstellung der Untersuchung eines RC Ausgleichsmodules das insbesondere von den Entwicklern auf Grund der Form skeptisch aufgenommen wurde Ein Ziel der Arbei ten war u a die Best tigung der Wirksamkeit der Ausgleichsmodule bzgl der parasit ren Widerst nde Kapazit ten und Induktivit ten nachzuweisen 1 Ausgleichsmodul re ASSEN GY o 2 Kurze Leitungen dA Ld VMs Us MLL Fr f i F li f r li 3 Lange Leitungen Br Abb 2 2 4 7 Analysierte Layoutstrukturen Bei der Untersuchung wurden drei Strukturen verglichen die durch Abb 2 2 4 7 dargestellt werden Es handelt sich dabei um ein Ausgleichsmodul um zwei Leitungen mit der L nge die der Breite des Ausgleichsmoduls entspricht kurze Leitung sowie zwei Leitungen mit der tats chlichen abgewickelten Leitungsl nge innerhalb des Ausgleichsmoduls lange Lei tung Abschlussbericht Seite 60 Ekompass LEONIDAS m az Resistance 18888 1e 86 Frequency f Hz Abb 2 2 4 8 Parasit rer Widerstand der analysierten Strukturen Zun chst sei die Frequenzabhangigkeit des parasit ren Widerstandes betrachtet die in der Abb 2 2 4 8 dargestellt wird Wie zu erwarten haben die kurzen Leitungen die niedrigsten Widerst nde Die Widerstandswerte des Ausglei
67. der Testmuster deutlich verringert und die Testabdeckung erh ht werden Solche Testpunkte bestehen aus Bauelementen die in den Verdrahtungspfad eingebaut werden Dadurch ergeben sich aber wiederum zus tzliche Taktverz gerungen die zu verst rkten Geschwindigkeitsproblemen f hren k nnen Eine constraint getriebene Verdrahtungsoptimierung war daher notwendig die eine Timing getriebene Testpunktberechnung und Implementierung in die Netzliste unterst tzt Dadurch k nnen m gliche Laufzeitprobleme insbesondere auf sehr langen Verdrahtungsleitungen vermieden werden Die entsprechenden Constraints m ssen dabei von dem DfT Insertion Tool und einem STA Static Timing Analysis Werkzeug geliefert werden und automatisiert bei der Berechnung der Testpunkte ber cksichtigt werden Der Schwerpunkt dieses Projektes bestand in der Integration von Testpunkten TPs in vor handene FFRs Fanout Free Regions Das Hauptproblem von FFRs ist die riesige Menge an Kombinationsmoglichkeiten welche sich durch die gro e Anzahl an Eing ngen ergibt In der Praxis bedeutet dies z B dass innerhalb eines Schaltungsteils mehr als 1000 Eing nge auf einen einzigen Ausgang f hren Daher sind beim Einbau von Testpunkten in FFRs verschiedene Randbedingungen zu be achten und einzuhalten Das Gesamttiming eines Layouts darf nicht verletzt zeitliche Vorga ben Timing Constraints m ssen eingehalten werden Dies gilt insbesondere f r Schaltun gen mit vielen unterschiedl
68. der Timing Analyse bestimmen die Pfadkr fte die verwendet werden um die Platzierung der betreffenden Zellen anzupassen Statische Timing Analyse unter Ber cksichtigung von ICVs Das Ergebnis der statischen Timing Analyse ist der so genannte Slack As Der Slack wird berechnet aus der Differenz der sp testen Signalankunftszeit auf dem Pfad Latest Arrival Time LAT und ben tigten Signalankunftszeit Required Arrival Time RAT As RAT LAT 4 Negativer Slack bedeutet dass die Timing Bedingungen verletzt sind Die statische Timing Analyse ist direkt in den Platzierer integriert um eine schnelle Anbindung zu erreichen Da Abschlussbericht Seite 71 Ekompass LEONIDAS die Detailstufe der Verdrahtung zur Platzierung noch nicht besonders hoch ist wird als De lay Modell fur die Verbindungen das so genannte Elmore Delay verwendet Es ist ein sehr einfaches Ma dessen Genauigkeit fur den vorliegenden Fall jedoch ausreicht Das Elmore Delay Tp zwischen dem Treiber des Netzes und der Zelle i l sst sich f r baumartige Netz strukturen sehr einfach angeben N Ip S RC 5 k l Rx ist der Widerstand des gemeinsamen Pfades vom Treiber zur Zelle k Cy ist die Kapazit t am Knoten k Die implementierte Version der statischen Timing Analyse ber cksichtigt auch die Timing Eigenschaften der ICVs Die ICVs haben andere elektrische Eigenschaften als die sonstigen Verbindungsleitungen Wir setzen voraus dass sich die ICVs mit einem Wider s
69. die Beides beinhalten Sie beobachten die entsprechenden Daten und k nnen bei Bedarf Signalzust nde in den Leitungspfad einpr gen TP controllable and observable Abb 2 3 3 4 Testpunkt f r Control und Observe Zum Einbau solcher Testpunkte nutzt der neue entwickelte Algorithmus verschiedene Analy semethoden um den besten Ort f r TPI zu bestimmen Dazu werden entsprechende Kosten funktionen berechnet Jeder Signalleitung wird hierzu ein Kostenanteil f r einen bestimmten Fehler zugeordnet Die globalen Kosten der Schaltung errechnen sich damit aus der Sum Abschlussbericht Seite 79 Ekompass LEONIDAS mer der Einzelbeitr ge Der Testpunkt Kandidat der am meisten zu dieser Gesamtkostenre duktion beitr gt wird eingebaut 3 ISCAS Industrial Abb 2 3 3 5 Vergleich verschiedener TPI Analysemethoden In Abb 2 3 3 5 sind verschiedene Analysemethoden sowohl f r kleinere ISCAS Schaltungen als auch f r aktuelle Industrieschaltungen gegen bergestellt Auf der y Achse ist die Anzahl der Testmuster aufgetragen Der Einbau von Testpunkten f hrt hier zu deutlichen Reduktio nen in der Anzahl der Testmuster F r den Einbau der Testpunkte in FFR Strukturen wurde daher im weiteren Projektverlauf die Multi Stage Methode verfolgt welche zu der besten Testmusterreduktion gef hrt hat Methoden zur Gr enreduktion von FFRs Wie oft ein FFR gesplittet werden sollte ist abh ngig von seiner Gr e Die Anzahl kann e
70. die parasit re Symmetrie innerhalb von Leitungsgruppen berpr ft Als Ergebnis der Arbeiten stehen somit zum einen Untersu chungsergebnisse und Erfahrungswerte f r die Betrachtung der parasit ren Effekte und zum anderen eine Analyseumgebung die auch f r manuell definierte Leitungen verwendet wer den kann zur Verf gung Literatur 31 PARIS 5 0 Layout Editor f r integrierte Schaltungen Benutzerhandbuch erh ltlich unter http sourceforge net projects mgen 32 Beattie M Pileggi L T Inductance 101 Modeling and Extraction IEEE 2001 33 Shepard K L Zhong Tian Return limited inductances a practical approach to on chip inductance extraction Computer Aided Design of Integrated Circuits and Sys tems IEEE Transactions on Vol 19 Iss 4 Apr 2000 34 Devgan A Hao Ji Dai W How to efficiently capture on chip inductance effects introducing a new circuit element K Computer Aided Design 2000 ICCAD 2000 IEEE ACM International Conference on Nov 2000 Abschlussbericht Seite 65 Ekompass LEONIDAS 2 2 5 Beitrag 2 2 2 Constraints Umsetzung im Analoglayout Stromgefuhrte Verdrahtung Pinanschlussmodell Aufgrund der fortw hrenden Verkleinerung der minimalen Strukturgr en in integrierten Schaltkreisen und dem Auftreten von hohen Stromdichten in Metallisierungsstrukturen be steht zunehmend die Gefahr der Leitbahnzerst rung aufgrund von Elektromigration und e lektrischer berbeanspruchu
71. e FF T Verdrahtungsalgorithmen Fach und Koope rationsworkshop Testen Hannover November 2003 G Jerke J Lienig J Scheible Reliability Driven Layout Decompaction for Elec tromigration Failure Avoidance in Complex Mixed Signal IC Designs pp 181 184 DAC 2004 June 7 11 2004 San Diego California USA M Tahedl H J Pfleiderer Dynamic Wire Delay and Slew Metrics or Integrated Bus Structures PAT MOS 2004 Sep 2004 L Schreiner M Olbrich E Barke V Meyer zu Bexten PARSY PARasitenSYm metrische Verdrahtung fur analoge Busse mit Modulgeneratoren Analog 2005 Marz 2005 Hannover Abschlussbericht Seite 107 Ekompass LEONIDAS 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 L Schreiner M Olbrich E Barke V Meyer zu Bexten Routing of Analog Busses with Parasitic Symmetry ISPD 2005 April 2005 San Francisco California USA L Schreiner M Olbrich E Barke V Meyer zu Bexten PARSY A ARasitic SYmet ric Router for Net Bundles using Module Generators VLSI TSA DAT 2005 April 2005 Hsinchu Taiwan T Jambor L Schreiner M Olbrich E Barke Net order optimization in analog net bundles Microtechnologies for New Millenium 2005 May 2005 P Panitz M Olbrich E Barke Detailed Routing With Integrated Static Timing Analysis Applying Simulated Annealing Proceedings of the IEEE Northeastern Wo
72. e m ssen verwendet werden Ein solches Vorgehen ist bisher nicht blich daher ist die Anbindung an kommerzielle Verdrahter schwie rig und mit Implementierungsaufwand verbunden W hrend das neue Globalverdrahtungs modell vielf ltige M glichkeiten zur Beeinflussung sowohl der Globalplatzierung als auch verdrahtung bietet l sst sich erkennen dass das derzeitige Verdrahtungsverfahren nicht geeignet ist Aus diesem Grund wurde eine Schnittstelle entwickelt die die Anbindung an kommerzielle Verdrahter erm glicht Die Einflussm glichkeiten der Globalverdrahtung auf das Verdrahtungswerkzeug und die M glichkeiten zur Verbesserung des Entwurfs wurden untersucht Neues Globalverdrahtungsmodell f r die kr ftebasierte Platzierung Das neue Globalverdrahtungsmodell besteht aus Segmenten die wiederum die bereits aus LEONIDAS bekannten Ankerpunkte enthalten Die Segmente verlaufen ausschlie lich in horizontaler und vertikaler Richtung Den Segmenten kann dabei eine Breite zugewiesen werden Diese Segmentbreite kann dazu verwendet werden um die reale Leitungsbreite zu repr sentieren Das entspricht einem sehr detaillierten Modell Die Segmentbreite kann aber auch dazu verwendet werden um Verdrahtungskan le vorzugeben Dadurch k nnen auch Detailverdrahter die auf dem Prinzip der Wegesuche basieren sinnvoll eingesetzt werden Um Verdrahtungs berlappungen zu vermeiden werden absto ende Kr fte zwischen den Segmenten verwendet Das Globalverdrahtu
73. e ur spr ngliche Planung hinausgehende Ergebnisse erzielt werden Abschlussbericht Seite 10 Ekompass LEONIDAS 2 Technische Ergebnisse In diesem Kapitel werden die technischen Ergebnisse der in den einzelnen Arbeitspaketen bearbeiteten Beitrage dargestellt 2 1 Arbeitspaket 1 Modellierung und Extraktion In diesem Arbeitspaket wurden die Schwerpunkte Crosstalk und Prozessvariationen behan delt Zum Thema Crosstalk wurde zun chst die Frage untersucht inwieweit berkopplungen zwi schen Verdrahtungsleitungen die durch parasit re Substrat NPN Transistoren in Smart Power IC Schaltungen verursacht werden durch eine Designanalyse bereits erkannt und durch eine Korrektur des Layouts vermieden werden k nnen Hierzu wurden Designregeln erarbeitet und messtechnisch verifiziert die vom Layout der zu entwickelnden Schaltung eingehalten werden m ssen um die korrekte Funktion sicherzustellen Zur berpr fung die ser Regeln wurde eine Checkroutine entwickelt die in der DFll Designumgebung abl uft so dass gefundene Problemstellen noch vor Fertigstellung des Designs behoben werden k n nen Speziell in der Automobiltechnik ist die Ber cksichtigung von unvermeidbaren kapazitiven Leitungskopplungen f r sicherheitskritische Anwendungen unerl sslich Hierzu wurden Me thoden entwickelt die es erm glichen realistische Absch tzungen des Worst Case Cross talk zu finden und die Wahrscheinlichkeit des Auftretens der so ermittelten Cros
74. e zu sich selber gleich sind ausgeschlossen werden Anhand dieser Regeln kann im CES explizit gefragt werden ob die Objekte id_1 und id_2 gleich sind equal id_1 id_2 Genauso gut kann aber auch implizit gefragt werden Gibt es eine gleiches Objekt zu id_1 equal id_1 X Oder gibt es Objekte die gleich sind equal x Y Die jeweils richtige L sung wird daraufhin vom Constraint Solver generiert Mit Hilfe der CLP k nnen so einfach und elegant Regeln f r eine gegebene Datenmenge Abschlussbericht Seite 42 Ekompass LEONIDAS formuliert werden Eine einfache Abstandsregel die alle Polygonpaare die auf Layer Met1 liegen und deren Abstand space kleiner 10 ist zur ckgibt k nnte innerhalb des CES zum Beispiel folgenderma en aussehen setof X Y layer X Met1 layer Y Met1 X Y Space lt 10 Damit ein Constraint Solver diese Regel aufl sen kann muss neben der Definition der Ob jekte und des Layers eine Routine zur Berechnung eines Abstandes formuliert sein Eine solche Berechnung ist aber blicherweise bereits in jedem Entwurfswerkzeug vorhanden Der entscheidende Idee f r die Umsetzung des CES war nun dass das CES selber alle Veri fikationsanfragen auf einer werkzeugunabh ngigen bergeordneten CLP Ebene bearbeitet w hrend alle Entwurfsdaten komplizierten Berechnungen und Simulationen au erhalb des CES in hierf r optimierten Werkzeugen durchgef hrt werden Das Constraint Engineering System CES Mit
75. ealisierung der Moglichkeiten zur automatisierten Kanal und Busverdrahtung sowie der automatisierten Extraktion von Modellparametern sind die Programmierschnittstellen API Application Programming Interface zu den Austauschformaten LEF Library Exchange Format und DEF Design Exchange Format verwendet worden Das LEF DEF Austauschformat ist ein standardisiertes Datenformat und wird von den f hrenden Herstel lern von Entwurfswerkzeugen unterst tzt So erfordern zumeist die im Backendbereich ver wendeten P amp R Tools die Nutzung dieser Datenformate Im Allgemeinen erm glicht die Verwendung einer API dem Benutzer eines bestimmten Soft waretools eigene individuelle Erg nzungen und Funktionen als Erweiterung zur vorhanden Funktionalit t zu implementieren F r die betrachtete Aufgabe bildet die Kombination aus LEF DEF API und dem Austauschformaten LEF und DEF eine Schnittstelle zu dem verwen deten Tool Die Durchf hrung der Arbeiten basierte auf der Verwendung der Encounter Plattform von Cadence Die Definition des Leitungsverlaufs l sst sich in zwei Schritte unterteilen Diese sind die De finition des Buskanals und die darauf folgende Busverdrahtung Definition des Buskanals W hrend der Buskanaldefinition findet das Verlegen eines so genannten Buskanals statt Der Buskanal ist in diesem Zusammenhang ein tempor res Konstrukt und Platzhalter f r das eigentliche parallel verdrahtete Leitungsb ndel Bus Aus dem Verlauf des Buskanals
76. ebiet Mikroelektronische Systeme Kurzform DarmstadtMS e Redemund amp Thiede Datentechnik GmbH Kurzform RTG e Universitat Ulm Abteilung Allgemeine Elektrotechnik und Mikroelektronik Kurzform UlmAEM e Qimonda AG ab Mai 2006 als Unterauftragnehmer von Infineon nach der Aus gr ndung des Speicherbereichs 1 3 Planung und Ablauf des Vorhabens Das Projekt war in drei Arbeitspakete AP untergliedert AP1 Modellierung und Extraktion Leitung M Frerichs Infineon Qimonda AP2 Constraints Leitung M Henning Bosch AP3 Entwurfsablauf und werkzeuge Leitung J Schloffel NXP Die Arbeitspakete waren in jeweils zwei Aufgaben weiter untergliedert Diese Aufgaben wur den in Form von Beitragen der einzelnen Partner bearbeitet Die Projektstruktur und die ein zelnen Beitrage zeigt die Ubersicht in Tab 1 2 1 Abschlussbericht Seite 5 Ekompass LEONIDAS AP2 A2 1 B2 1 1 Bosch Constraints Constraint Constraints fur Analoglayout Management B 1 2 Infineon Entwicklung von dynamischen IR Drop Analysemethoden zur optimalen Platzierung von Stutzkondensatoren BZ 1 3 Infineon Integriertes Constraint Management System fur den Full Custom Entwurfsablauf A2 2 B2 2 1 Atmel Constraint Parasitensymmetrisches Routing und Constraint Umsetzung Verifikation B2 22 Bosch Constraint Umsetzung im Analoglayout DresdenIFTE SiegenIMT B2 2 3 IMS Multi Constrained Busrouting Tab 1 2 1 Projektstruktur
77. educing Device Mismatches in Transistor Pairs Technical Report T U Darmstadt 2007 S Vrudhula D T Blaauw S Sirichotiyakul Probabilistic Analysis of Interconnect Coupling Noise IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems 2003 Abschlussbericht Seite 29 Ekompass LEONIDAS 2 1 3 Beitrag 1 1 3 Analyse gesteuerte Extraktion und Modellierung von Leit bahnen Infineon Aufgrund der enormen Komplexit t derzeitiger und zuk nftiger Schaltungen f hrt die umfas sende Ber cksichtigung der parasit rer Effekte der Leitbahnen im Modell zu einer sehr gro en Anzahl zus tzlicher Elemente die den Aufwand bei der Extraktion und bei Simulation erheblich steigern bzw diese unm glich machen Diese Komplexit t bei der Extraktion muss durch geeignete Verfahren reduziert werden ohne bei der Genauigkeit Abstriche zu machen Die Idee diese Beitrages ist es das Wissen ber die durchzuf hrende Analyse auszun tzen um nicht relevante Daten zu l schen oder erst gar nicht zu erzeugen Beide M glichkeiten wurden in diesem Beitrag untersucht Die beiden Flows sind in Abb 2 1 3 1 schematisch dargestellt Der Designflow der selektiven Reduktion basiert auf einer Standard Extraktion die eine m g lichst genaue Netzliste der Schaltung mit parasit ren Elementen liefert Die Backannotation sowie ein Ausflachungsschritt werden mit bereits vorhandenen propriet ren Tools vorge nommen Das Ergebnis wird m
78. eiber und Empfangerverzogerung unter Variation von Busbreiten durchgefuhrt Referenzsimulationen wurden mit Spectre durchge fuhrt Es wurden sowohl Modelle mit Berucksichtigung der kapazitiven Kopplung 1 Ordnung als auch Modelle ohne Berucksichtigung von Kopplung mit entsprechenden Spectre Simulationen verglichen Die Abb 2 3 4 2 zeigt exemplarisch fur eine 10 Bit breite Busstruk tur einen Vergleich zwischen Spectre Simulationen und dem entwickelten Modell Es ist eine relativ gute Ubereinstimmung zwischen den berechneten und den simulierten Werten fur die Verzogerungszeit zu erkennen was fur eine erste Abschatzung der Verzogerungszeit aus reichend ist Bei Betrachtungen der Flankendauer ist zu erkennen dass die berechneten Werte deutlicher von den simulierten Werten abweichen als bei den Verzogerungszeiten Jedoch kann die Flankendauer in Relation zu der Verzogerungszeit als von eher unterge ordneter Bedeutung angesehen werden da diese einen relativ geringen Beitrag zur Gesamt verz gerungszeit beitr gt Im Allgemeinen ist zu beobachten dass das Modell bei der Be stimmung der Verz gerungszeiten eine Tendenz zu berabsch tzung besitzt und somit als eine zus tzliche Sicherheit bei der Analyse der Timinganforderungen angesehen werden kann Bemerkenswert ist dass bessere Ergebnisse bei Verwendung eines Busmodells mit Ber cksichtigung der Koppeleffekte erzielt werden Abschlussbericht Seite 86 Ekompass LEONIDAS berechnet
79. eines Netzb ndels Das Endergebnis der B ndelverdrahtung stellen die Leitungsb ndel dar e Terminalverdrahtung Die Terminalverdrahtung verbindet die einzelnen virtuellen Pins mit den echten Terminals der Schaltung e Netzreihenfolge Die Netzreihenfolge vgl 73 stellt eine Zuordnungsvorschrift zwi schen den Netzen und den jeweiligen Leitungen eines Leitungsb ndels dar Es sei ausdr cklich darauf hingewiesen dass die Netzreihenfolge in keinem Zusammen hang mit der Verdrahtungsreihenfolge der einzelnen Netze steht Platzierung der virtuellen Terminals F r jedes Terminalb ndel werden bis zu vier virtuelle Terminals berechnet Die Anzahl der virtuellen Terminals h ngt von den lokalen Gegebenheiten des Terminalb ndels ab da jedes virtuelle Terminal und insbesondere seine virtuellen Pins den Entwurfsregeln entsprechen m ssen Als m gliche Positionen werden die Layoutbereiche oberhalb unterhalb links und rechts des Terminalb ndels betrachtet Bei der Platzierung jedes einzelnen virtuellen Termi nals ergeben sich zwei Freiheitsgrade die durch die Abb 2 2 4 2 dargestellt werden Es handelt sich dabei um den Abstand des virtuellen Terminals von dem Terminalb ndel sowie dessen relative Position relative Position Abstand Abb 2 2 4 2 Platzierung eines virtuellen Terminals Der Abstand des virtuellen Terminals von dem Terminalb ndel hat einen enormen Einfluss auf die Qualit t der Gesamtverdrahtung Ein zu nah plat
80. einpr gung im Emitter 1nA 500mA Bei drei Emitterstromen 10mA 100mA 500mA wurde die Ausgabe der Checkroutine mit der Messung verglichen siehe Tab 2 1 1 1 Abstand x mit Checker bestimmt 130 5 346 447 6 44 742 899 2 alpha_fit 7 34E 02 2 64E 02 1 70E 02 1 69E 0 1 12E 0 4 72E 0 2 39E 0 2 262 3 6 9 7 8 8 35E 02 1 29E 02 _7 65E 03 1 40E 02 7 05E 03 _1 19E 03 6 60E 0 2 2 3 12 105 123 21 295 0 88 2 05 2 23 121 1 58 3 95 EEE Br 3 14E 0 3 52E 0 1 82E 0 3 36E 0 2 64E 0 1 39E 0 2 31E 0 6 09E 0 3 87E 0 3 84E 0 1 08E 0 5 48E 0 73 113 1 308 29 0 4 0 2 I 4 _fi 3 10 erhaltnis alfa_fit alfa_meas 2 1 3 9 ey 1 66E 0 1 63E 0 7 25E 0 1 35E 0 1 01E 0 5 23E 0 1 52E 0 2 99E 0 1 88E 0 1 87E 0 5 31E 0 2 74E 0 84 159 38 426 42 7 0 9 1 84 2 5 1 3 5 2 5 2 Tab 2 1 1 1 Vergleich der Messwerte mit den Ausgaben der Checkroutine 1 5 2 0 In Tab 2 1 1 1 ist ersichtlich dass die Fitfunktion bis zu einem Faktor 5 von den Messwerten abweichen kann Dies ist begrundet durch die Vereinfachungen welche in die Messungen fur das Fitmodell eingegangen sind keine Berucksichtigung der Emitter Kollektorgeometrie keine Berucksichtigung von 3D Effekten etc Die ursprunglich vorgegebene Zielgenauigkeit von max 1 Gr enordnung wird aber sicher erreicht Weiterhin ist ersichtlich dass die Messwerte in der Regel bersch tzt werden d h die Checkroutine gibt tendenziell mehr Fehler aus als messtechn
81. ekt angeschlossen werden kann e Calculation of Wire Widths and Via Sizes Pfad und Viaquerschnittsberech nung Berechnung der notwendigen Verdrahtungsquerschnitte von Leitbahnen und Abschlussbericht Seite 66 Ekompass LEONIDAS Mehrfachvias engl Viaarrays anhand der gegebenen Designregeln fur Elektromig ration 4 e Routing Verdrahtung Verdrahtung der Netzsegmente entsprechend der geplan ten Netztopologie und der notwendigen Verdrahtungsquerschnitte in den einzelnen Netzsegmenten Schematic Entry rr Current Characterization Pin A Floorplanning er Placement ae Current Driven Routing Current Density Verification ei Strom zu Pin D Wire Planning Topology Planning Area Minimization a b Abb 2 2 5 1 Ablauf der stromgef hrten Verdrahtung a mit Pinanschlusscheck blau Querschnittsdarstellung eines Mehrlagenpins Pin A mit Mehrfachanschluss b Pinanschlussmodell F r die Generierung eines stromdichtegerechten Pinanschlusses ist es w hrend der Ver drahtungsplanung notwendig 1 das Pinlayout und dessen Eigenschaften f r eine Verdrah tungsplanung in einem Modell beschreibbar zu machen und 2 dieses Modell anschlie end w hrend der Verdrahtungsplanung und realisierung aktiv mit zu benutzen Der Stromfluss innerhalb von Pinmetallisierungen mit mehreren Verdrahtungsebenen Mehrlagenpins und mehrfach angeschlossenen einlagigen Pins Einlagenpins ist in der Regel hochkomple
82. ellierungsansatzes wurden einzelne Leitungen ausgew hlt von de nen schon fr hzeitig zu erwarten war dass deren Timingverhalten in einem kritischen Be reich liegen k nnte Dies waren vor allem Leitbahnen mit groBen L ngen Die Abb 2 3 4 6 zeigt exemplarisch eines der getesteten Verdrahtungsbeispiele Abb 2 3 4 6 Verbindung von Standardzellen zu IO Zellen Busbreite 7 Bit mittlere Leitungslange 5 1mm Die durchgef hrten Tests brachten erste Ergebnisse die eine Aussage ber den zeitlichen Aufwand f r die Durchf hrung einer Realisierbarkeitspr fung erlauben Die Abb 2 3 4 7 zeigt eine bersicht ber den zeitlichen Aufwand f r eine Realisierbarkeitspr fung Abschlussbericht Seite 90 Ekompass LEONIDAS einmaliger Aufwand pro Design Datenaufbereitung ca 2h Analyse des Designs und der Bibliotheken Definition der Nondefault Rules gt ca 0 5h Definition der Buskanalpins davon ca 0 5h 1h manueller Aufwand Aufwand pro Durchlauf Routing des ca 0 5h 1h Buskanals Definition der Busstruktur ca 0 5h 1h Realisierbarkeits ca 0 5h prufung X 4h 5h Abb 2 3 4 7 Zeitlicher Aufwand fur die Durchfuhrung der Methodik L Abschlussbericht Seite 91 Ekompass LEONIDAS Designflow Beschreibung Im Folgenden ist die entwickelte Entwurfsmethode anhand eines Blockdiagramms darge Stellt Top Level Design HDL Module IPs Makro Analogzellen aoa Floorplanning Der a even eee
83. ellwerte abgeleitet die die Robustheit sowohl gegen Prozessvariatio Abschlussbericht Seite 26 Ekompass LEONIDAS nen als auch Variationen der Eingangs Slew Rate maximieren 18 Schlie lich wurde das MNDA Framework auf sein Verhalten in der Gegenwart von Taktschwankungen Clock Jitter und Variationen des Arbeitszyklus untersucht und es wurde festgestellt dass ein berlegter Entwurf der Eingangstrigger die Robustheit signifikant verbessert 19 Um die Robustheit gegen ber Prozessvariationen zu verbessern wurde eine selbstkalibrie rende On Chip Methode basierend auf Adaptive Body Biasing ABB entwickelt 20 21 22 Unser Vorgehen unterst tzt eine Vielzahl von Implementierungen und erreicht eine starke Reduktion der Effekte durch Variationen Dar ber hinaus kann diese Methode in jeder ana logen oder Mixed Signal Schaltung Anwendung finden Um das Verhalten der Schaltungen in Abh ngigkeit von Prozessparametervariationen zu analysieren wurden Simulationen mit einer Vielzahl von Variablen durchgef hrt Zuerst wur den die Kanaldimensionen die Dicke des Gateoxids und die Kanaldotierungsdichte sowohl mit Inter als auch mit Intra Die Komponenten partiell korreliert variiert 15 Als n chstes wurden prozesskalibrierte Parameterverteilungen verwendet die von Infineon in einer 90 nm 1 0 V CMOS Technologie bereitgestellt wurden Es wurde gezeigt dass komplementare Folded Cascode Komparatoren eine h here Robustheit gegen ber Proze
84. em zweiten Schritt eine feste Kapazit t in verschiedenen Abst n den Markierungen Abb 2 2 2 1 zum IR drop Peak platziert Nach jeder Modifikation an Gr e und Abstand wurde die Auswirkung auf den dynamischen IR drop in einer Simulatio nen untersucht und die Ergebnisse in einer Kurve aufgetragen IR drop Verlauf ber die Variation des Abstands zum hot spot IR Drop Verlauf ber die Variation des Kapazit tsterms cre eRe 8888 8B 888 Bs Kapazitat fF Variation der eingebrachten Kapazitat E Variation des Abstands zum IR drop Peak mit direkt am IR drop Peak einem festen Kapazitatswert r Abb 2 2 2 2 Auswirkung auf den dynamischen IR drop Peak durch Einbringen einer zus Kapazit t Abb 2 2 2 2 zeigt deutlich den direkten Einfluss der zus tzlichen Kapazit t auf den Span nungsverlauf Die linke Kurve stellt die Reduktion des dynamischen IR drop Peak bei ent sprechender Variation der eingebrachten Kapazit t dar Die rechte Kurve zeigt die Auswir kung durch verschiedene Platzierungspunkte einer festen Kapazit t im relativen Abstand zum maximalen IR drop Knoten Um die Wirkung der St tzkondensatoren zur Abschw chung der auftretenden Spannungs schwankungen optimal nutzen zu k nnen m ssen diese m glichst dicht an dem Peak plat ziert werden Schaltungsbedingt ist dieser Ansatz meist nicht zu realisieren ohne andere Zellen umzuplatzieren oder
85. en Arbeiten aus dem Bereich Layoutent Abschlussbericht Seite 9 Ekompass LEONIDAS wurf und Constraint Handling zuganglich gemacht Sie konnten in der 2 Projektphase von ANASTASIA in die dort entwickelte Top Down Entwurfsmethodik fur Analog Mixed Signal Schaltungen einflie en Projekt DETAILS Gegenstand dieses Projektes war der Entwurf funkbasierter Hoch geschwindigkeits Daten bertragungssysteme Die Einbettung eines HF Front Ends inner halb des Gesamtsystems stellte in diesem Zusammenhang ein Forschungsthema dar Da die Leitungseigenschaften gerade unter HF Gesichtspunkten von besonderer Bedeutung sind fand ein Ergebnisaustausch zwischen LEONIDAS und DETAILS statt der sich als besonders fruchtbar herausgestellt hat Projekt LEMOS Das BMBF Verbundvorhaben Low Power Entwurfsmethoden LEMOS erarbeitete Verfahren zur Verringerung der Verlustleistung integrierter Systeme Die Verlust leistung h ngt u a ma geblich von den Interconnect Eigenschaften ab Daher gab es Ko operationen zwischen den Projekten die auf Kooperationsworkshops und weiteren gemein samen Treffen erarbeitet wurden Hervorzuheben sind die Kooperationen mit DETAILS und LEMOS Die Firmen Nokia in den Projekten DETAILS und LEMOS sowie Cadence LEONIDAS erarbeiteten hier neue L sungen die ohne die Kooperation nicht m glich gewesen w ren Dadurch konnten im Bei trag B3 2 3 Erweiterte M glichkeiten zur Leitbahnextraktion im Designflow ber di
86. en Module sowie der Verdrahtungsergebnisse durchgef hrt berdies wurden Methoden f r die Absch tzung der parasit ren Induktivit ten sowie der berpr fung der Parasitensymmetrie einzelner Leitungen entworfen Im Folgenden sollen einzelne Aspekte der Arbeiten skizziert werden Untersuchungsumgebung Die Ber cksichtigung von parasit ren Induktivit ten erfordert eine Untersuchung der Ver drahtungsergebnisse die als Grundlage f r die Entwicklung der Werkzeuge dienen kann Im Rahmen der Integration des Verdrahters PARSY in die Entwicklungsumgebung mit Hilfe des OpenAccess Ansatzes wurde eine Anbindung der Analysewerkzeuge FastCap und FastHen ry an eine OpenAccess Datenbank implementiert Bei beiden Werkzeugen handelt es sich um in der Fachwelt anerkannte und oft zitierte Werkzeuge f r die Extraktion von parasit ren Widerst nden und Induktivit ten FastHenry sowie von Kapazit ten FastCap Im Rahmen der Untersuchung werden zuerst die Verdrahtungsergebnisse bzw einzelne Bundelmodule in die OpenAccess Datenbank eingelesen und somit den Analysewerkzeugen zur Verf gung gestellt Insbesondere f r die Analyse mit dem Werkzeug FastHenry wurden spezielle Aus gaberoutinen entwickelt die eine graphische Darstellung der Ergebnisse erm glichen ber dies ist es m glich die einzelnen Parameter der Busmodule automatisch zu ver ndern und damit die Parameterabh ngigkeit der parasit ren Effekte zu untersuchen Untersuchung der Busmodule Bei
87. en Segmenten anhand der Gleichungen G1 und G2 bestimmt und 2 alle vorhandenen Stromeinspeisungen des betrachteten Pins den Segment Verbindungspunkten horizontale Verbindung und Segmentverbindungsknoten vertikale Verbindung zuweist Der horizontale vertikale Segment bergangswiderstand R bzw R wird wie folgt berechnet med a T ET ts 1 G1 Abschlussbericht Seite 68 Ekompass LEONIDAS Reit j Heontact h lo j m be via S l 12 G2 Mit LJ als Knotennummern Asegments Wsegment als Segmentweite lange Avia Kontakt Via Querschnittsflache R I Schichtwiderstand des Metalllayers Roida elektrischer Widerstand eines Kontaktes Vias I4 l2 jeweils unterer und oberer Metalllayer S Index des aktuellen Segments Jeder Kante k des Stromflussgraphen wird au erdem eine spezifische Kapazit t c zugewie sen die ihrer jeweiligen maximalen Stromtragf higkeit entspricht Die Stromtragf higkeit er gibt sich aus der vorgegebenen maximal erlaubten temperatur und layerabh ngigen Strom dichte und dem f r den Stromfluss im Segment verf gbaren Leitbahnquerschnitt 4 Mit Hilfe des Stromflussgraphen k nnen nun folgende grunds tzlichen Fragestellungen beim Entwurf und die Auswahl eines geeigneten Pinanschlusses beantwortet werden 1 Welche Segmente des Pins sind f r einen Strom von X Ampere hinreichend sicher und zugleich entsprechend den gegebenen Optimierungszielen optimal 2 Kann an Se
88. en Strukturerkennung gerichtet da durch solch eine Funkti onalit t insbesondere f r komplexe Schaltungen der Entwurfsaufwand drastisch reduziert werden kann Nach der Erarbeitung eines Anforderungskataloges und eines Konzeptes f r die Erfassung und Datenhaltung von Nebenbedingungen wurde die Arbeitsweise der Designer im Entwick lungsablauf erfasst und in enger Zusammenarbeit mit der Firma Cadence in ein entspre chendes detailliertes Benutzungsmodell zur Erfassung bergabe und Auswertung von Constraints umgesetzt Anschlie end erfolgte in verschiedenen Treffen auf technischer Ebe ne mit der Entwicklungsabteilung von Cadence die Adressierung noch offener Punkte wobei f r die wichtigsten Themen eine bereinstimmung zwischen Infineon und Cadence erzielt werden konnte Da durch die enge Zusammenarbeit mit Cadence schon zu einem sehr fru hen Zeitpunkt eine Vorabversion des Constraint Management Systems zur Verf gung stand konnten hier auch schon erste mit dem System gemachte Erfahrungen diskutiert und poten tielle Verbesserungsmoglichkeiten identifiziert werden Um sicherzustellen dass bei dem definierten Modell unterschiedliche Arbeitsweisen im Ent wicklungsablauf abgedeckt werden k nnen wurden die erarbeiteten Konzepte einer Anzahl von Entwicklern pr sentiert Auch hier ergab sich eine Zustimmung in den wichtigsten Punk ten des vorgestellten Modells Das definierte Benutzungsmodell f r ein zuk nftiges Constraint Management System
89. en der R und C Pa rameter bzgl der Schwankungen der Geometriegr en bestimmt und in einer parametrisier ten Variationsnetzliste zusammengefasst Basierend auf dieser Variationsnetzliste kann nun mit einem Analog Simulator das Schaltungsverhalten mit Monte Carlo Analysen oder mit Corner Case Untersuchungen studiert werden run Ener EnEEnErINNSNEREIIN NN ENERFINNNEREEERINENEREENIIENNENEPINNENBEREFINNENEREETINENNERFIINNENEREEIENEE QFNiNNNEREHINNEENEREHINN EN EEREINNEDERTIN EN EEEEEIIENNERERDII NEN EHINGEN EEREHIENENERREIINENEERDITNNENERE Variations netzlisten Gradienten Extraktion Analog Simulation layout Abb 2 1 4 2 Der ivarex Flow Dieser ivarex Flow steht in Form einer scriptbasierten Umgebung als Experten Tool zu Ver f gung und wurde mittlerweile auf eine Reihe kleinerer und mittlerer analoger Schaltungs Beispiele die in Infineon IFX und Qimonda QAG Technologien implementiert sind ange wendet In Tab 2 1 4 1 sind beispielhaft einige Ergebnisse f r verschiedene Messgr en aus Monte Carlo Simulationen aufgef hrt die auf diesen ivarex Variationsnetzlisten basie ren Gezeigt sind charakteristische Resultate f r relative Standardabweichungen Ore Inter connect der Schwankungen der Schaltungseigenschaften die durch die statistisch schwan kenden Interconnect Eigenschaften erzeugt werden Bei den untersuchten Schaltungen handelt es sich um Ring Oszillator Strukturen Ringo in
90. en ebenfalls durch diese Schnittstelle behandelt Test Bench Die Test Bench erlaubt es Anfragen an das CES zu stellen Diese Anfragen werden darauf hin vom CES Solver unter Ausnutzung der aktuellen CES Wissensbasis bearbeitet Die Ar beitsweise und Bedienung des CES Solvers ist ahnlich der eines Prolog Solvers Jedoch kann der CES Solver im Vergleich zu einem herk mmlichen Solver auch Daten der dynami schen Wissensbasis berucksichtigen Diese Daten der dynamischen Wissensbasis werden erst wahrend der Laufzeit mit Hilfe der Uber TIKs registrierten externen EDA Werkzeuge ge neriert und erweitern somit die Wissensbasis um die Design Datenmanagement und Verifi kationsmoglichkeiten der externen Verifikationswerkzeuge Rulefileeditor Der fur das CES entwickelte Rulefileeditor erm glicht es sowohl neue Rulefiles fur die stati sche Wissensbasis zu definieren als auch bestehende Regeln zu andern sowie neue Anfra gen an die dynamische Wissensbasis zu generieren Der Rulefileeditor gestattet die werk zeugubergreifende Entwicklung von Rulefiles und unterstutzt die Entwicklung von weiteren TIKs zu neuen EDA Werkzeugen Beispiel Schaltungsstrukturerkennung Fur die Durchfuhrung von komplexen Verifikationsaufgaben wurde fur das CES ein regelba sierter Ansatz zur Strukturerkennung in Schaltplanen entwickelt Dabei wurde fur die Erken nung von Transistorgruppen das von 28 beschriebene Verfahren genutzt Es ist hierbei zu erwahnen dass die
91. en einer Testshell Umgebung Generierung der Testmuster und Expandieren der Testmuster in die Testshell Erzeugen der Testbench mit anschlie ender Verilog Simulation e Integrator Flow Erzeugung einer Toplevel Netzliste und Integration von Cores im Design Pr fung der Cores und Generierung eines Toplevel TCBs Test Control Block steuert und kontrolliert die eingebauten Teststrukturen Hookup der Score Scanketten Verdrahtung der TCBs Testmustererzeugung f r Glue Logic und Expansion der Corelevel Testmuster in den Toplevel Erzeugen der Testbench mit anschlie ender Verilog Simulation Wird CatRacer von der Unix Linux Oberfl che aus gestartet so erscheint die folgende Ein gabemaske auf dem Bildschirm Hier kann einer der drei implementierten Flows ausgew hlt werden Abb 2 3 5 1 zeigt als ein Beispiel den Standard Flow standard Flow Packager Flow Integrator Flow Clock Analysis RTL DFT Checks Pattem Generation Testbench vector Generation Abb 2 3 5 1 Standard Flow Design Dieser erste Schritt reprasentiert die eigentliche Designphase einer Schaltung Hier sollen nur sehr grundlegende Angaben zum Design gemacht werden Technologie ben tigte Bibliotheken netlist files topcell clockpins embedded memories etc Clock Analysis In diesem Schritt werden die Clockdomains analysiert werden d h wie vie le verschiedene Clocksysteme sind in der Schaltung und gibt es unsichere Datenpfade clock skew zwisch
92. en ihnen Scan Insertion Hier werden Flipflops des Designs durch scanbare FFs ersetzt und mitein ander zu Scanketten verbunden Dies kann mit dem internen Tool InScan gemacht werden Die M glichkeit auch externe Werkzeuge wie RC Compiler von Cadence anzusprechen soll sp ter eingebaut werden Optional muss das Einf gen von AntiSkew Elementen aktivierbar sein Test Point Insertion Hier wird der entwickelte TPI Flow f r gro e FFRs eingebunden Dazu werden die internen Werkzeuge f r die TP Berechnung genutzt Pattern Generation In diesem Schritt werden DfT Checks durchgef hrt und die entspre chenden Testmuster generiert Dies wird durch das interne ATPG Werkzeug geleistet Testbench vector Generation Dieser Schritt beinhaltet die Generation von Testbenches und Testvektoren Erst hier erfolgt eine Verkn pfung der Testmuster mit den Timinganforde Abschlussbericht Seite 95 Ekompass LEONIDAS rungen der Schaltung Check IP In diesem Schritt wird die erzeugte Netzliste auf Compliance mit den internen CTAG Standards gepr ft Verilog Simulation Abschliessend wird das modifizierte Design zusammen mit den gene rierten Test Vektoren und Testbenches simuliert Die einzelnen Flow Schritte lassen sich direkt mit der Maus klicken und weitere Einstellme nus erscheinen Um einen der Flow Schritte der drei zur Verf gung stehenden Flows zu off nen muss einfach nur die entsprechende Flow Box angeklickt werden Dann erscheint die
93. enen Stelle ein einfacher StuckAt SAO SA1 Test durchge f hrt werden so muss der komplette Pfad Orange markiert von den Eing ngen des De signs bis zu der zu testenden Stelle ber cksichtigt werden Dies f hrt zu einer riesigen An zahl an Testmustern und auch die Testpattern selber werden sehr gro bedingt durch die gro e Anzahl an Eing ngen In der Praxis bedeutet das dass zum einen der ATPG Lauf Automated Test Pattern Generation zur Erstellung der Testpattern entsprechend lang wird zum anderen aber auch die Zeit f r die eigentliche Testdurchf hrung am Tester entspre chend ansteigt Kritische Pfade Ein weiteres Problem von TPIs innerhalb eines FFRs sind die kritischen Pfade Kritische Pfade sind Signalwege deren Verz gerungszeiten schon am durch die funktionale Spezifi kation vorgegebenen Limit liegen Hier k nnen sich kleine Verz gerungen innerhalb eines Signalpfades so zu einer messbaren Gr e summieren dass die Signale zu einem Zeitpunkt am Ausgang eintreffen der ber dem kritischen Bereich liegt Es gibt in jedem Design solche kritischen Pfade Sie sind besonders auch im Hinblick auf die vorgegebenen Taktzeiten zu beachten M M M a M M f fa fa f A f D aa RG bb RB BR BOB BBA A B BB BAB BA BA BB A A A A AAAAAAADAAAAAAAAADAAADAADAAAAAABDAAANAAAAAAAAAAAAAA el el _ critical path Abb 2 3 3 2 Kritischer Pfad in FFR Daher ist der Einbau von Testpunkten innerhalb
94. erbesserten Extraktionsm glichkeiten inner halb eines kommerziellen Entwurfsflows bzw des Design Kits der verwendeten Prozess technologie Die Ergebnisse der Sensitivit tsanalyse und der Induktivit tsextraktion wurden erst in LEONIDAS im Hinblick auf die Reduktion der extrahierten Netzlisten erfolgreich ver wendet Vor Projektbeginn wurden statische Methoden zur Crosstalk Analyse verwendet Die Qualifi kation dieser Methoden auf breiter Basis war aber ein noch ungel stes Problem Eine hoch genaue Referenz lie sich nur ber dynamische Simulation auf Transistor Ebene erzeugen Einen ersten Ansatz dazu hatte die Firma Nassda mit ihrem Werkzeug HANEX geliefert das statische und dynamische Methoden gemischt verwendete Zur Erzeugung von Referenz werten f r Crosstalk war es aber dennoch nicht geeignet da dort grobe N herungen zur Be stimmung der Signal Phasenlagen verwendet wurden Die genauen Signal Phasenlagen konnten nur durch iterative dynamische Verfahren bestimmt werden Daf r war kein Werk zeug auf dem EDA Markt erh ltlich Die Charakteristik von Leitbahnen wurde im Projekt LEONIDAS bisher f r Lasten untersucht die in der HF Messtechnik typisch sind Diese Analysen beschr nkten sich auf Kleinsignalun tersuchungen In LEONIDAS wurde nun der wichtige Schritt zum Gro signalverhalten bei unterschiedlichen Lasten unternommen ber eine solche auf Simulation basierende St run tersuchung von Leitbahnen an denen entsprechende ak
95. erden ist es sehr wichtig dass der Verdrahter das Modell entsprechend umsetzt Aus diesem Grunde wurde eine entsprechende Schnittstelle entwickelt die eine Anbindung an kommerzielle Verdrah tungstools erm glicht Verwendet wird dabei das Lef Def Format Die Ausgabe ist f r zwei kommerzielle Verdrahter angepasst BonnRoute innerhalb der Chipbench Arbeitsumgebung von IBM und Cadence Nano Route Damit die Globalverdrahtungspunkte entsprechend be r cksichtigt werden werden diese auf unterschiedliche Weise bergeben Abb 2 3 2 4 und Abb 2 3 2 5 zeigen schematisch die entwickelte Anbindung an die entsprechenden Detail verdrahtungswerkzeuge Simultane Platzierung und Globalverdrahtung Lef Datei Def Datei ASCII Datei Modul Netzliste Global informationen Platzierung verdrahtung Chipbench interne IBM Chipbench BonnRoute Bibliothek Verdrahtungseigenschaften Abb 2 3 2 4 Anbindung des Verfahrens zur simultanen Platzierung und Globalverdrahtung an den Verdrahter BonnRoute Simultane Platzierung und Globalverdrahtung Lef Datei Def Datei Modul Netzliste informationen Platzierung Verdrahtungs Global eigenschaften verdrahtung Cadence Nanoroute Abb 2 3 2 5 Anbindung des Verfahrens zur simultanen Platzierung und Globalverdrahtung an den Verdrahter Nanoroute Abschlussbericht
96. ergreifen Dadurch wird ein sonst notwendi ges Re Design vermieden was zur Einsparung von Kosten f hrt und eine schnellere Verf g barkeit des Bausteins auf dem Markt erm glicht Die entwickelten Algorithmen und Modelle werden im Rahmen von Referenzsimulationen zur Verifizierung und Qualifikation von EDA Anwendungen eingesetzt Die Test und Messschal tungen werden wiederum verwendet um die Referenzsimulationen gegen Silizium abzusi chern Allgemeines Ziel ist es dass unsere Algorithmen und Modelle in den EDA Anwendungen eingearbeitet werden Damit w rden unn tige und kostspielige Redesigns von Schaltungen vermieden Im Rahmen des LEONIDAS wurde ein Pinanschlussmodell entwickelt mit dem es einem externen Verdrahtungswerkzeug pr zise m glich ist sowohl Einfach als auch Mehrfachan schl sse an einlagige und mehrlagige Bauelementepins stromdichtegerecht ausf hren zu k nnen Im Anschluss an dieses Forschungsprojekt wird angestrebt das Pinmodell in ein kommerzielles Verdrahtungswerkzeug zu integrieren damit die Ber cksichtigung des strom dichtegerechten Pinanschlusses zuk nftig bereits fr hzeitig w hrend der globalen Verdrah tung erfolgen kann IMS Der Nutzen f r das Institut f r Mikroelektronische Systeme besteht zum einen in der Entwick lung zus tzlichen Know Hows um sich f r weitere Forschungskooperationen zu qualifizie ren Am IMS wird das bei der Entwicklung des parasitensymmetrischen Verdrahters erarbei tete Kno
97. es k nnen hochqualifizierte DfT Experten von einfacheren Dft Aktivit ten entlastet werden CatRacer f hrt den Flow aus indem es die vom Benutzer definierten Einstellungen innerhalb der GUI benutzt Daraus werden die notwendigen Input Dateien fur die verschiedenen Cat Tools erzeugt und die angeforderten Tools entsprechend auch ausgef hrt Es sind f r den Anwender keine weiteren Eingriffe in den Ablauf n tig Dies macht die Benutzung der CAT Tools besonders auch f r den unerfahrenen Anwender leicht nutzbar Wird CatRacer gestartet erscheint eine Eingabemaske von der aus alle weiteren Schritte gesteuert werden Je nachdem welche Vorgehensweise ausgew hlt wird werden entspre chende Masken aufgerufen und die erforderlichen Eingabedaten ber Auswahlmen s selek tiert Der Programmablauf wird von einer Makedatei und einem entsprechenden Shell Script f r jedes DfT Tool kontrolliert Diese Dateien k nnen auch ohne die grafische Benutzeroberfla che genutzt werden z B um detailliertere Analysen der einzelnen Tools zu erhalten In CatRacer sind drei Flows implementiert Der Standard Flow der Packager Flow und der Integrator Flow Merkmale der einzelnen Flows e Standard Flow Einbau von Scanketten in das Design Generierung der Testmus ter und Erzeugung der Testbench Simulation der Testbench unter Verwendung des Verilog Simulators Abschlussbericht Seite 94 Ekompass LEONIDAS e Packager Flow Einbau von Scanketten und Erzeug
98. f Corner Cases f r Interconnect Eigenschaften abzielen insbe sondere Cadence und Synopsys Im Zusammenhang mit der Statistischen Statischen Ti ming Analyse SSTA verspricht Magma in naher Zukunft den zugeh rigen RC Extraktor so zu erweitern dass zumindest die linearen Sensitivit ten bez glich Leitbahnweiten Variationen mit ermittelt werden Nicht zuletzt aufgrund von Diskussionen im LEONIDAS Umfeld k ndigt Cadence inzwischen an in der Nachfolgeversion des Assura Extraktors M glichkeiten zur Verf gung zu stellen die Variationsgradienten die auch in den entspre chenden LEONIDAS Arbeiten verwendet werden direkt zu extrahieren AP 2 Constraint Management Das Auftreten als Konsortium ergab speziell in dem Thema Constraint Management ein so gro es Gewicht gegen ber dem EDA Anbieter dass dieser die entwickelten Verfahren in seine Werkzeugwelt integriert hat und sie somit allen Anwendern zur Verf gung stehen Alles in allem ergibt sich aber nach wie vor das Bild dass die in LEONIDAS im Zusammen hang mit der systematischen Behandlung der Constraints entstandenen Ergebnisse eine Abschlussbericht Seite 105 Ekompass LEONIDAS Vorreiterrolle spielen Eine Vielzahl ben tigter Methoden zur Verarbeitung der Constraints ist allerdings noch nicht entwickelt Hier hat sich weiterer Forschungsbedarf herauskristallisiert Verfahren zum parasitensymmetrischen Routing werden zwar mittlerweile auch von Caden ce angeboten Die
99. fen um eine eindeutige Darstellung zur erm glichen Es handelt sich dabei um Begriffe die keine eindeutige Verwendung in der Fachliteratur finden Die Abb 2 2 4 1 gibt einen ber blick ber die Begriffe Pogoet Gasuets cOsaccG e sens sess weteseerc tes Ws seas Ops Bb aeeess css a wi a Terminalbiindel Leitungsbiindel 2 Virtuelles Terminal VT 2 Mittelpunkt des VTs Netzb ndel Terminalverdrahtung B ndelverdrahtung Abb 2 2 4 1 Begriffsdefinition e Terminalb ndel Ein Terminalb ndel ist eine logische Zusammenfassung von Termi Abschlussbericht Seite 53 Ekompass LEONIDAS nals verschiedener Netze e Netzbundel Ein Netzb ndel ist eine logische Zusammenfassung von Terminalbun deln e Leitungsb ndel Ein Leitungsb ndel stellt die geometrische Entsprechung eines Netzbundels dar Innerhalb des Verdrahters PARSY werden Leitungsb ndel von Mo dulgeneratoren erzeugt e Virtuelles Terminal Ein virtuelles Terminal stellt eine logische Schnittstelle zwischen den beiden Phasen des Verdrahtungsvorgangs dar F r jedes Terminalb ndel wer den bis zu vier virtuelle Terminals berechnet Ein virtuelles Terminal besteht aus der Anzahl der Netze entsprechenden Menge von virtuellen Pins e Bundelverdrahtung Die B ndelverdrahtung stellt die erste Phase des Verdrahtungs vorgangs dar Sie sucht einen Weg zwischen den einzelnen Mittelpunkten der virtuel len Terminals und verbindet somit die einzelnen Terminalb ndel
100. fwand bei der Erweiterung eines bestehenden Entwurfsprozesses wenn das neue EDA Werkzeug seine Daten innerhalb einer OpenAccess Datenbank verwaltet oder eine interne OpenAccess Schnittstelle besitzt Im Rahmen des LEONIDAS Projektes wurde eine OpenAccess Schnittstelle entwickelt die die Konvertierung der Daten des Verdrahters PARSY ermoglich und somit eine dateibasierte Ankn pfung an eine OpenAccess Datenbank zur Verf gung stellt Zu den Nachteilen dieses Ansatzes sind die zurzeit noch mangelnde Verf gbarkeit von OpenAccess Werkzeugen und die Kostenpflichtigkeit der Verwendung der API die die Zugriffe auf die OpenAccess Datenbank erm glicht zu nennen Das zweite Konzept das durch die Abb 2 2 4 4 verdeutlicht wird wurde im Rahmen der LEONIDAS Arbeiten mit der Cadence internen Skriptsprache Skill umgesetzt Mit Hilfe die ser Skriptsprache ist es m glich die Layoutinformationen aus der internen Datenbasis der Cadence Umgebung auszulesen und anschlie end in das PARIS Format 31 das von dem Verdrahter verwendet wird zur konvertieren Im zweiten Schritt kann der Benutzer den Ver drahtungsvorgang aus der Cadence Umgebung startet Die Ergebnisse der Verdrahtung werden im letzten Schritt durch ebenfalls Skill Routinen in die interne Datenbasis eingelesen so dass das vollst ndige Layout verf gbar ist Es sei an dieser Stelle angemerkt dass die widerstandbestimmende effektive Leitungsl nge nicht ausgeglichen wird Abschlussbericht Seite
101. ge 2 1 1 und 2 1 3 wurden daher angepasst In Beitrag 2 1 2 wurden die Arbeiten aufgrund neu verf gbar gewordener kommerzieller L sungen zur Platzierung von Filler Zellen ver ndert Die Ge samtprojektziele waren durch keine dieser nderungen betroffen 1 4 Wissenschaftlicher und technischer Stand an den angekn pft wurde In den folgenden Abschnitten werden die Ausgangspunkte dargestellt von denen ausgehend die einzelnen Themenschwerpunkte von LEONIDAS ihre Arbeit gestartet haben 1 4 1 Modellierung und Extraktion Wird ein Design mit parasit ren Elementen extrahiert so steigt die Komplexit t der entste henden Netzliste enorm an Dadurch entstehen gro e Probleme bei der Verarbeitung dieser Netzlisten im Simulator Vor Beginn von LEONIDAS existierten verschiedene Ans tze um das Problem anzugehen Bereits benutzt wurde die Reduktion der Netzlisten durch geeigne te Methoden z B model order reduction oder die in PRED von Infineon verwendeten heu ristischen Methoden aus dem PARASITICS Projekt In LEONIDAS wurden Grundlagen er forscht um die Extraktion mit Hilfe der Ergebnisse einer Sensitivit tsanalyse zu steuern Dort lag der Fokus auf der Bestimmung des Einflusses von Induktivit ten auf das Schaltungsde sign Innerhalb von LEONIDAS konnten auch neue Verfahren zur Ber cksichtigung der in duktiven Leitbahnparasiten bereitgestellt und vor allem verifiziert werden Besonderes Au genmerk lag dabei auf der Bereitstellung der v
102. gen als in nere und u ere Leitung gef hrt wird F r die im Fokus dieser Arbeiten stehenden Differen zialleitungen die aus zwei einzelnen Leitungen bestehen hat diese Problematik keine Be deutung Methoden der Absch tzung der parasit ren Induktivit ten Die Absch tzung der parasit ren Induktivit ten stellt eine enorme Herausforderung an die Analysewerkzeuge dar Dies liegt an der Tatsache dass die Induktivit t ausschlie lich f r geschlossene Leiterschleifen definiert ist und somit von einem R ckleiter abh ngig ist Ein R ckleiter der meistens aus mehrerer Verbindungen besteht ist im Allgemeinen nicht be kannt und nur unter sehr hohen Rechenaufwand berechenbar Als L sung dieses Problems ist in der Fachliteratur das Konzept der partiellen Induktivit ten vgl 32 bekannt Bei diesem Konzept wird angenommen dass jedes Segment einen eigenen in einer unendli chen Entfernung liegenden R ckleiter besitzt Unter dieser Annahme ist es m glich f r jedes Segment eine partielle Induktivit t zu bestimmen Diese partielle Induktivit t hat keine physi kalische Bedeutung Ausschlie lich die Summe aller partiellen Induktivit ten einer geschlos senen Schleife entspricht der eigentlichen Induktivit t der Schleife Ein gro er Vorteil dieses Ansatzes ist die Tatsache dass die partiellen Induktivit ten ein hnliches Verhalten wie die Induktivit t aufweisen Aus diesem Grund ist es m glich diese rein rechnerische Gr e als Ma
103. gensatz dazu liefern die Regeln aus der dynamischen Wissensbasis die werkzeugspezifischen ver nderlichen Designdaten und Randbedingungen Innerhalb des CES wird die Wissensbasis in zwei Aspekte unterteilt Tool Integration Kit Externe EDA Werkzeuge exportieren Entwurfsdaten und Randbedin gungen und bilden den dynamischen Aspekt der Wissensbasis Alle zu benutzenden Funkti onen eines EDA Werkzeuges werden in spezifischen Tool Integration Kit Plugins TIK zu sammengefasst Constraint Rule File Das Constraint Rule File enth lt die Menge aller m glichen Anfragen die an das CES innerhalb einer bestimmten Konfiguration gestellt werden k nnen Das Constraint Rule File ist ein Teil der statischen Wissensbasis des CES und ist von den bereit gestellten Regeln der externen Werkzeuge und den Support Regeln abh ngig Klauseln h herer Ordnung bilden sog Support Rules um einen einfacheren Zugriff auf die unterliegende Wissensdatenbasis aus dem Constraint Rule File zu erhalten H ufig verwendete Anfragen lassen sich somit kombinieren Allen oben genannten Aspekten ist die gleiche formale Darstellung innerhalb des CES ge mein Das CES kann somit auf jeden Wissensaspekt in uniformer Weise zugreifen Dies schafft die Grundlage f r die einheitliche und werkzeug bergreifende Darstellung und Verar beitung von Randbedingungen siehe Abb 2 2 1 1 yy Abb 2 2 1 1 CES Architektur Um auch k nftigen Anforderungen gerecht zu we
104. gment s mit einem Strom von X Ampere angeschlossen werden 3 Wie hoch ist das verbleibende Strombudget wenn man am Segment s mit einem Strom von X Ampere ber die Wahl von geeigneten Anschlusspunkten segment connection point in Abbildung 2 in einem Segment kann ein externer Pinanschluss abgebildet werden Zur Beantwortung der genannten Frage 1 wird das Optimierungsverfahren der Lagrange Relaxierung 5 ver wendet Hierbei wird das Segment gesucht bei dem die Gesamtsumme aller Segmentteil strome minimiert wird Ein Segmentteilstrom ist der Strom der vom Segmentverbindungs punkt zum Segmentmittelpunkt flie t siehe Abbildung 2d e W hrend der Optimierung muss aber sichergestellt sein dass die jeweiligen Teilstr me innerhalb eines Segments nicht die jeweilige Stromtragf higkeit der jeweiligen Kante Kantenkapazit t c berschreiten Wenn keine g ltige L sung gefunden werden kann dann kann existiert kein g ltiges Anschluss schema f r das betrachtete Pin und den gegebenen Anschlussstr men Die Topologie des Netzes muss dann vom bergeordneten Topologieplanungsalgorithmus geeignet modifiziert werden Abschlussbericht Seite 69 Ekompass LEONIDAS 2 3 Arbeitspaket 3 Entwurfsablauf und Werkzeuge Die immer gr er und komplexer werdenden integrierten Schaltungen insbesondere in mo dernen Nanometer Technologien sind eine Herausforderung nicht nur an alle Tools im De signflow sondern auch f r den Entwurfsablauf selbst
105. gsgr e dient eine ASCII Tabelle mit den Parametern fur die gew nschten Bus konfigurationen Art der Struktur L nge Breite und Abst nde der Signalleiter Anzahl Signal leiter Ground Leitung zwischen den Signalleitern und Abschirmung durch Metallfl chen un terhalb bzw oberhalb des Bussystems F r jede definierte Konfiguration wird f r die Simula tion im Hintergrund eine PCell erzeugt und anschlie end in einer Charakterisierungsumge bung platziert siehe Abb 2 3 6 4 Der letzte Schritt ist notwendig um Gr en wie Signal verz gerung bersprechen Daten bertragungsrate und Verlustleistung simulieren zu k n nen Der Extraktor greift w hrend der PCell Generierung auf die Prozessdaten zu und extra hiert alle vom Benutzer gew nschten parasit ren Elemente Nach der Charakterisierung werden die Ergebnisse f r jede einzelne Busstruktur in einer Tabelle abgelegt Abschlussbericht Seite 102 Ekompass LEONIDAS 3 Weitere Aspekte 3 1 Voraussichtlicher Nutzen Verwertbarkeit der Ergebnisse Atmel Durch den Einsatz des von Atmel und dem IMS entwickelten parasitensymmetrischen Verdrahters wird die Entwurfsicherheit bei kritischen RF Designs wesentlich gesteigert Der Einsatz des Verdrahters wird zudem durch dessen Integration in die bereits vorhandene Entwurfsumgebung erleichtert Zus tzlich stellt ein Symmetriecheck f r Leitungen die Einhal tung von Leitungssymmetrien sicher Die Layoutqualit t und die Performance der Design
106. haften auf das Gesamtverhal ten der Schaltung zeigt sich verst rkt die Notwendigkeit auch diese Variationen im Schal tungsentwurf zu ber cksichtigen Diese Interconnect Variationen sind allerdings von etwas anderer Natur als die der Bauelemente selbst da sie sehr kontext abh ngige Gr en sind Die parasit ren Eigenschaften der Leitbahnen beispielsweise ihre Kapazit ten werden nicht nur von den lokalen technologischen Parametern bestimmt sondern auch von der jeweiligen Netzwerkumgebung der betrachteten Bahn Aufgrund dieses besonderen Charakters des Problems finden sich daher derzeit kaum geeignete Analysemethoden im Angebot der EDA Industrie Die in diesem Beitrag entwickelten neuen Methoden schlie en diese L cke Aufbauend auf Resultaten des LEONIDAS Projekts in der der Einfluss solcher Schwankungen auf repr sentative zweidimensionale Leitbahnmodelle untersucht wurde entstand ein neuer Variati ons Extraktions Flow zur Extraktion von Interconnect Schwankungen aus einem gegebenen realen Layout Das Verfahren kombiniert einen geeignet gew hlten Satz von Standard RC Extraktionen mit einem im LEONIDAS Projekt entwickelten semi analytischen Linearisie rungsansatz und erzeugt so eine erweiterte Form von Netzlisten die alle Informationen ent halten die notwendig sind den Einfluss der Interconnect Variationen auf das Verhalten der betrachteten Schaltung anhand von spice Analog Monte Carlo Simulationen zu ermitteln f
107. heinlichkeit ber ck sichtigt W hrend sich f r die Berechnung von Delay ohne Crosstalk inzwischen eine allgemein ak zeptierte Methode durchgesetzt hat die entsprechend von nahezu allen EDA Applikationen schon seit Jahrzehnten angewandt wird besteht bei Delay mit Crosstalk noch nicht einmal Einigkeit ber die einzelnen Begriffe W hrend die Unterschiede zwischen EDA Anwendungen verschiedener Hersteller meist durch Bedienungsfehler oder Bugs herr hren die vergleichsweise einfach aufgedeckt werden k nnen ergeben sich bei der Analyse von Delay mit Crosstalk wesentlich gr ere Unterschiede allein durch die unterschiedlichen Al gorithmen und Ans tze Hierdurch ergab sich bei Infineon die Notwendigkeit die hauseigene Referenzzeitanalyse mit der EDA Applikationen qualifiziert werden mit einer Crosstalk De lay Analyse auszustatten Die algorithmischen Untersuchungen dieses Beitrags sollten das Fundament hierf r bereitstellen Als Delay zweier Signale wurde bisher die Zeitdifferenz zu einem gemeinsamen Prozentwert dieser Signale herangezogen Typischerweise wird die Zeitdifferenz bei 50 des maximalen Signalwertes gemessen Andererseits wird der sogenannte Slew eines Signals gewisser ma en seine Steigung als Zeitdifferenz zwischen zwei verschiedenen Prozentwerten des Signals z B 20 und 80 definiert Auf diese Weise wird ein Signal durch zwei Zahlen cha rakterisiert Die Zeit wenn es den Delay Trip Point durchschreitet wird als seine
108. hen die Leitbahn und Busstrukturen in nano elektronischen Systemen immer mehr im Vordergrund des Entwurfsprozesses In solchen Systemen werden die Verbin dungsleitbahnen zum limitierenden Faktor f r die Performance der Schaltungen Es ist des halb wichtig dass kritische Verbindungsleitbahnen oder Bussysteme bereits fr hzeitig im Entwurf ber cksichtigt und verifiziert werden k nnen Durch die Miniaturisierung und hohe Arbeitsfrequenzen gen gt es nicht mehr die elektri schen Eigenschaften der Verbindungsleitbahnen nur als zus tzliche parasit re Widerst nde Kapazit ten und Selbstinduktivit ten anzusehen Ein Leitbahn oder Busmodel muss zu nehmend auch die Gegeninduktivit ten bersprechen und ggf Skin Proximity und Sub strat Effekte mit einbeziehen Das Substrat l sst sich beispielsweise als RC Gitter modellie ren und kapazitiv an die Leitbahnen ankoppeln Partieller Layout Flow Cadence hat in LEONIDAS ein leitbahnzentrierter auf parametrisierbaren Zellen PCells basierender Flow mit dem Namen Partieller Layout Flow prototypisch entwickelt und in den Standard Entwurfsprozess integriert PCells sind parametrisierbare Bausteine die im Layout mehrfach instanziiert werden k nnen Die Benutzung von PCells im Schaltungsentwurf ha ben folgende Vorteile 1 Man spart beim Erstellen oder ndern des Layouts erheblich Zeit und die Fehleranf llig keit ist um Faktoren geringer 2 Die Entwurfsregeln werden automatisch be
109. hl ssen k nnen bei Mehrfachanschl ssen die Pinan schlusszonen aufgrund der unbekannten Anschlussreihenfolge und Anschlusspunkte nicht mehr vorab als Teil der Pingenerierung erzeugt werden D h die Anschlussplanung muss bei Mehrfachanschl ssen dynamisch w hrend der Netztopologieplanung erfolgen Stromgef hrte Verdrahtung Der grunds tzliche Ablauf der stromgef hrten Verdrahtung ist in Abb 2 2 5 1a dargestellt Die einzelnen Teilschritte ergeben sich dabei wie folgt e Current Characterization Stromwertcharakterisierung Bestimmung aller rele vanten Werte und Typen der Pinstr me z B Mittelwertstrom avg RMS Strom rms Spitzenstrom peak und ESD Str me entprechend dem Human Body Model HBM und Charge Device Model CDM e Wire Planning Verdrahtungsplanung O Net Topology Planning Netztopologieplanung Planung der Topologie eines Netzes anhand gegebener Randbedingungen z B Topologieform und verschiedenen Optimierungszielen z B Minimierung der Ge samtverdrahtungsfl che O Pin Connection Check Pinanschlusscheck berpr fung ob das aktuell im Fokus liegende Pin mit einem geplanten Strom z B dem Ei genstrom generell stromdichtekorrekt angeschlossen werden kann ob mehrere Leitbahnen an das aktuell im Planungsfokus liegende Pin strom dichte korrekt angeschlossen werden k nnen an welchen Positionen das aktuell im Planungsfokus liegende Pin mit einem gegebenen Strom stromdichtekorr
110. ich dabei kaum siehe Tab 2 3 6 1 Diese Ber cksichtigung ist bereits auf Schematic Ebene m glich Abb 2 3 6 3 links Schematic ohne Ber cksichtigung der Leitbahnen mitte Schematic mit kritischen Leitbahnen als PCells modelliert rechts vollst ndig extrahiertes Layout Measurement Schematic with Full Chip Full Chip Extracted PCell Flow RLCK Extracted Layout RLCK with Parasitics Layout RLCK Substrate Parasitics with Substrate Parasitics GT sp 7 739 dB 8 731 dB 9 463 dB 9 563 dB NF sp 2 669 dB 2 533 dB 2 486 dB 2 158 dB 15 Seconds Li Early in the Early in the Early in the End of the Application in Flow Design Flow Design Flow Design Flow Design Flow Tab 2 3 6 1 Simulationsergebnisse LNA Abschlussbericht Seite 101 Ekompass LEONIDAS Partielle Generierung von Buskonfigurationen Als Hilfestellung fur den Schaltungsentwerfer bei der Wahl einer optimalen Busstruktur in Bezug auf Chipfl che Datenrate bersprechen Signalverz gerung und Verlustleistung wurde der Partielle Layout Flow in Kooperation mit dem Projekt DETAILS erweitert Diese Erweiterung beinhaltet eine Funktion mit der sich automatisch Auswahltabellen f r Busstruk turen erzeugen l sst Automatisch generierte PCell Busstruktur JS S S S JS a Treiber Buffer Empf nger Buffer Abb 2 3 6 4 PCell Busstruktur in der Charakterisierungsumgebung zur Simulation der Signalverzogerung Als Eingan
111. ichen Clocksystemen Auch muss die M glichkeit bestehen bei den Testpunkten zu unterscheiden ob diese nur die Daten beobachten sollen oder ob kon trollierend eingegriffen werden darf Ziel der Testpunktintegration ist der automatisierte Einbau von Testpunkten an den daf r erlaubten und sinnvollen Orten innerhalb eines Designs Dies soll ausschlie lich unter Be r cksichtigung der genannten Randbedingungen geschehen Als Ergebnis wurde dadurch eine Verringerung der Anzahl ben tigter Testmuster sowie eine Erh hung der Testabde ckung erzielt Fanout Free Region FFR Die Eingangssignale f hren innerhalb eines FFRs auf einen gemeinsamen Ausgang Um alle Gatter innerhalb der FFRs testen zu k nnen muss eine gro e Anzahl von Eingangsbe legungen also Testmustern erstellt werden damit einzelne Fehler getestet werden kon nen Zudem k nnen durch die Wechselwirkungen der Eingangssignale viele Stellen inner halb des FFR nicht getestet werden Da zu diesen Positionen in der Schaltung auch kein direkter Zugriff m glich ist verringert sich die Fehlerabdeckung des gesamten Tests Abschlussbericht Seite 77 Ekompass LEONIDAS StuckAt Test gt ial m m 8s O ji m m 3 m 3 B amp B amp BE 8 8 8 8 8 88 DE DE mM amp I I_ IIL III II III III IT IT III I l l l l l l l l l l i Eing nge Abb 2 3 3 1 Fanout Free Region FFR Soll an der im Design angegeb
112. igsten Werkzeuge einsetzbar sein Zudem muss ein bergeordneter Flow f r solche Nano meter Designs verschiedene wichtige Aufgaben unterst tzen Zum einen sollen hier die Flow Einbindung und die Schnittstellen der Timing Aware Test Point Insertion ber cksichtigt wer den zum anderen muss ein bergeordneter Automatismus so umgesetzt werden dass ein Designer oder Testingenieur ber eine geeignete grafische Oberfl che m glichst ohne gro e Vorkenntnisse zu ersten Ergebnissen kommen kann Ein solches single user interface er leichtert den Umgang mit den Werkzeugen hilft bei der Fehlervermeidung und f hrt durch die schnellere Umsetzungsmoglichkeiten zu verk rzten Design for Testability DfT Entwurfszeiten DfT Design Flow mit Test Point Insertion In diesem Arbeitspaket wurde ein grafisch orientiertes Softwaretool entwickelt und in TCL implementiert dass als Prototyp auf einer Unix Linux Plattform drei verschiedene DfT Ent wurfsflows unterst tzt Schwerpunkt war hier die Einbindung der neuen Test Point Insertion TPI Methodik in den gesamten Flow Der Name des grafischen Benutzerprogramms ist CatRacer CatRacer ist eine einfach zu benutzende Oberfl che welche einem neuen DfT Anwender sehr schnell erm glicht ohne intensives Training und gro e Vorkenntnisse qualitativ hoch wertige Bl cke zu erstellen Dies hat viele Vorteile So kann die DfT Entwicklungszeit ver k rzt werden was direkt Time To Market beeinflusst und
113. iken die die L sung beschleunigen sehr vonn ten In Leonidas wurde solch ein Al gorithmus erarbeitet der Tendency Graph Approach TGA 14 Er macht sich die logischen Abh ngigkeiten innerhalb der betrachteten Zellen zunutze um ein quantitatives Ma f r die Wahrscheinlichkeit von Schaltszenarien herzuleiten Dieses Ma wird dann hergenommen um den Graphen des Branch amp Bound Algorithmus welcher zur exakten L sung von False Noise verwendet wird zu sortieren und auf ihn eine Bipartition durchzuf hren Im Gegensatz zu den Heuristiken die in 11 vorgeschlagen wurden erfordert der in Leoni das erarbeitete Ansatz nicht dass Teile der Logikkorrelationen zwischen Teilmengen der Aggressoren ignoriert werden und damit Programmlaufzeit mit Pessimismus und Genauig keit abgewogen werden m ssen Stattdessen werden alle Korrelationen in Betracht gezogen und die exakte L sung ermittelt Allerdings kann TGA mit diesen Heuristiken kombiniert wer den um die Berechnung noch mehr zu beschleunigen Bei den Untersuchungen wurden bisher ausschlie lich die Logikkorrelationen ber cksichtigt und eine einheitliche Schaltverz gerung angenommen Der vorgeschlagene Algorithmus funktioniert unabh ngig von der Art und Weise wie die Logikkorrelationen generiert werden und kann mit jeder anderen Technik kombiniert werden Obwohl haupts chlich Digitalzellen betrachtet wurden kann TGA auch auf CMOS Transistorschaltungen angewandt werden TGA basiert auf
114. immten Schaltungspunkten auftritt und im Normalfall um ein vielfaches h her liegt als der statische Wert Ein Ziel des Schaltungsentwurfs ist die Vermeidung hoher auftretender IR drop Werte und dem damit verbundenen logischen Fehlverhalten der Schaltung Um dieses Ziel zu erreichen sind verschieden Ans tze denkbar wie das Einbringen geeig neter St tzkondensatoren Decap Zellen um die Spannungsschwankungen abfangen zu k nnen Bei diesem Zelltyp handelt es sich im Kern h ufig um Polysilizium Diffusions Kapazit ten welche den ben tigten Kapazit tswert liefern k nnen Problematisch ist dabei die Tatsache dass jene Polysilizium Diffusions Gebiete nur durch das sehr d nne Gateoxid getrennt werden d h dass hier akut die Gefahr eines Durchschlags gegeben ist Deswegen ist diese Art der St tzkondensatoren bei der Fertigung ein die Ausbeute begrenzender Fak tor Aus diesem Grund ist es eine technisch und wirtschaftlich interessante Fragestellung den IR drop mit Hilfe einer dynamischen Simulation zu analysieren um so die optimale An zahl und Platzierung von Decap Zellen bestimmen zu k nnen Gleichzeitig darf die zu erwar tende Ausbeute nicht wieder durch einen m glichen St tzkondensatorendurchschlag be grenzt werden In diesem Beitrag geht es um die Entwicklung und Analyse einer geeigneten Platzierungs methodik um den im Design auftretenden dynamischen IR drop durch Platzierung von St tzkondensatoren effektiv nach Bedarf reduzieren
115. inals optimale Netzreihenfolge gem der Kostenfunktion Die Beschr nkung auf die Betrachtung der bevorzugten virtuellen Terminals soll niedrige Laufzeiten gew hrleisten sowie eine Beeinflussung des Endergebnisses durch nichtbevor zugte virtuelle Terminals verhindern Im n chsten Schritt wird eine alternative Netzreihenfol ge berechnet die m glichst viele Eigenschaften der vorhandenen Netzreihenfolgen beinhal ten soll Die alternative Netzreihenfolge stellt eine Kompromissl sung dar In den n chsten Schritten werden die Netzreihenfolgen der virtuellen Terminals sowie die alternative Netzrei henfolge als gleichwertig behandelt Die Bewertung der Netzreihenfolgen erm glicht die Wahl der besten Netzreihenfolge Faktoren f r die Bewertung sind L ngendifferenzen und Gesamtl nge sowie die Einhaltbarkeit der symmetrischen Verdrahtung gem den Vorgaben innerhalb der Terminalverdrahtung berdies gehen die sich aus der Netzreihenfolge erge benden Leitungs berschneidungen ein Alle vier Kriterien stellen selbstverst ndlich eine Ab sch tzung des Endergebnisses dar Im vierten Schritt wird die beste Netzreihenfolge f r die weitere Verwendung ausgew hlt und als terminalb ndelweit g ltig eingetragen Der letzte Schritt bestimmt f r jedes virtuelle Terminal einen Spiegelungsindikator der die Position des ersten Pins innerhalb eines virtuellen Terminals signalisiert An dieser Stelle werden auch die nichtbevorzugten virtuellen Terminals betr
116. ing System a multi tool veri fication system University Booth DATE 2007 91 O Ohlendorf M Olbrich E Barke A 3D Timing Driven Placement Tool Considering Placement and Timing of Interchip Vias University Booth DATE 2007 Erfindungen 92 NH Armbruster M Frerichs Verfahren zum Berechnen einer elektrischen Eigen schaft einer elektrischen Schaltung Patenteinreichung beim Deutschen Patentamt Januar 2005 93 Harald Kinzelbach Infineon Method to simulate the influence of production caused variations on electrical interconnect properties of semiconductor layouts Ein reichung beim US Patent Office Januar 2005 94 Klaus Koch Delay Slew Measure considering Crosstalk December 2006 US pat ent application planned 3 4 Meilensteinberichte Die Meilensteinberichte sind nicht ffentlich Die Firmen k nnen fur Ausk nfte kontaktiert werden Master Meilensteinberichte Master Titel Meilenstein 08 06 Effiziente Analyse der durch Substrateinfl sse verursachten Crosstalk Probleme Konzept zur Bereitstellung von Referenzsimulationen und Sensitivit tsanalysen zur Behandlung von kapazitivem und induktivem Crosstalk 02 07 Effiziente Analyse und Behandlung von Crosstalkproblemen mit Referenzsimulatio nen Sensitivit tsanalysen und Generierung von Constraints 08 06 Deterministische und stochastische Leitbahnvariationen Extraktion repr sentativer Layoutstrukturen 02 07 Deterministische und stochastische Leitbahn
117. ion veran dert so muss das Feld Extract Layout zus tzlich aktiviert werden Au erdem muss der Schwellwertfaktor r eingegeben werden Feld Threshold Ausgabe der Checkroutine Visualisierung der Ergebnisse Abb 2 1 1 8 Das Ergebnis wird zus tzlich zur graphischen Visualisierung im CIW des Cadence DFII BOWNESS konnen die Checkergebnisse zus tzlich ausgegeben 1 at x 1 i EE ZZ TEE Y EAT iF Teeri 0 1 de 00 Er an Dani Zt Om Tosia Der incre Create oil Verity Circuit Options osing Asura Cattre Hip Wead iq Moonpian Diwarni tele Visualisierung der Fehler 3 stellen im Layout ei a Saas SS 5 Sse SS Ke amp Le u lnl vr m gi lt q z 7 a ee 2 a An a Hit rs SE I 2 Q se ier A a if CAE Abb 2 1 1 7 Layout der Teststrukturen Kenn Abb 2 1 1 8 Visuelle Ausgabe der Checkroutine zeichnung des Aggressors mit Label aggressor mit zwei gefundenen Fehlerstellen im Layout Messtechnische Verifikation der Checkroutine Fur die im vorigen Kapitel gezeigten Teststrukturen wurden im Labor die Stromtransmissi onskoeffizienten a x le gemessen um die Genauigkeit der Checkroutine absch tzen zu k nnen Abschlussbericht Seite 17 Ekompass LEONIDAS Abb 2 1 1 9 Messtechnisch ermitteltes x le ber injiziertem Emitterstrom e Die Messbedingungen sind identisch mit den Bedingungen bei denen die Fitfunktion be stimmt wurde d h Tmax 175 C Vc 5V Strom
118. isch zu erwarten sind Dies ist verst ndlich wenn man bedenkt dass in das Fitmodell des Checker Worst Case Annahmen eingegangen sind z B Worst Case Temperatur Worst Case Emittergeometrien etc Eine bersch tzung ist jedoch eher w nschenswert da dann somit keine potentiell gef hrdeten Kollektoren durch den Check bersehen werden Nutzen Mit Hilfe der implementierten Checkroutine werden die parasit ren NPN Transistoren in Smart Power IC Prozessen sicher identifiziert Layouttechnische Abhilfema nahmen k nnen anschlie end durch den Layoutdesigner eingef hrt werden Die berpr fung der IC Entw rfe geschieht vor dem finalen Tapeout wobei ein aufgrund von parasit ren NPN Transistoren notwendig gewordenes Redesign eingespart werden kann Mit Hilfe der Check Abschlussbericht Seite 18 Ekompass LEONIDAS routine wird ein wichtiger Teil der Schaltungsfunktionalitat abgesichert und die Entwurfsquali tat gesteigert Ausblick An diesem Prototyp der Checkroutine konnte die Wirksamkeit der entwickelten Verifikati onsmethodik dargestellt werden Die Einfuhrung in den Entwurfsprozess hat nach Ende des Projektes begonnen Basierend auf der breiten und praktischen Anwendung in den laufen den IC Entwicklungsprojekten werden zudem in Zukunft zus tzliche Erweiterungen definiert und implementiert werden Literatur 3 Dissertation M Schenkel Substrate currents effects in smart power ICs Universit t Konstanz 2003 Ab
119. ischer Parameter schwankt was die zuvor berechneten Worstcase Szenarien praktisch nie in der Form auftreten l sst IBM verf gte mit EinsTimer ber ein Tool das die Wahrscheinlichkeit der Funktionsf higkeit eines Chips functional yield angeben konnte Soweit bekannt ber cksichtigte es aber keine Crosstalk Probleme sondern lediglich Prozess Spannungs und Temperaturvariatio nen In der Literatur gut studiert war der Umstand dass technologiebedingt die lokal vorherr schende Belegungsdichte der Metallbahnen einen Einfluss auf die Dicke der Dielektrika hat Effekte dieser Art konnten in kommerziellen Extraktionswerkzeugen explizit ber cksichtigt werden Von komplizierterer Natur und weniger gut studiert waren aber beispielsweise Ab weichungen die auf unvermeidlichen optischen Abbildungsfehlern beruhen Folge ist dass die Form der Leitbahnen auf dem Silizium mehr oder weniger stark vom urspr nglichen Ent wurf abweichen und als Folge davon auch abweichende elektrische Eigenschaften aufwei sen Neben solchen systematischen Ver nderungen finden sich schlie lich auch unvermeid bare Zufallsvariationen der relevanten Leitbahnparameter wie beispielsweise der Dicke der Dielektrika und Metall Lagen oder der Leitbahnweiten die entsprechend statistische behan delt werden m ssen 1 4 2 Constraints Vor Beginn von LEONIDAS wurde in der Regel eine statische IR Drop L sung als Teil des Sign offs entwickelt Hier lagen im Bereich der Fu
120. ist genau einfach zu verwenden jedoch sehr rechenintensiv Um die einfache MCM zu beschleunigen wurde die Importance Sampling Technik IS in GEO2D eingebaut 76 83 Abschlussbericht Seite 37 Ekompass LEONIDAS Monte Carlo Estimate of Ries RW f W T gW He We b 0 100 150 200 Abb 2 1 5 2 Importance Sampling Technik zur Beschleunigung des einfachen Monte Carlo Verfahren Die Idee beim IS ist die Stichproben nicht gem der Originaldichte f x sondern gem einer anderen Dichte g x zu nehmen um die Varianz der Sch tzung zu reduzieren Das Prinzip besteht darin dass g x proportional zur R x f x sein soll wobei R x den Zielwert Widerstand Kapazit t darstellt Dazu werden problemangepasste Samplingdichten ein gesetzt Um diese automatisch zu bestimmen wurden verschiedene Heuristiken entwickelt und untersucht Die erzielte Beschleunigung ist teilweise beachtlich jedoch abh ngig vom Zielwert Analytische Methoden sind ein anderer L sungsansatz f r das Problem der Prozessschwan kungen In diesem Teil des Projekts wurde das CMCal Verfahren Central Moment Calculating basierend auf Approximation h herer Ordnungen entwickelt 84 88 Abb 2 1 5 3 CMCal Verfahren zur Analyse der Prozessschwankungen in starke nichtlineare Schaltungen Die Zielwerte werden dabei als Funktion der variierenden Parameter formuliert und mit einer Taylorentwicklung bis zur vierten Ordnung approximiert
121. it ten modelliert werden Andererseits k nnen treibende Zellen nicht mehr durch ein fache Strom oder Spannungsquellen approximiert werden 3 Abschlussbericht Seite 21 Ekompass LEONIDAS Der typische Ansatz zur Herleitung genauerer Zellmodelle mittels Stromquellen ist zweistufig 8 9 Zun chst wird eine DC Analyse der Zelle durchgef hrt bei der sowohl die Eingangs als auch die Ausgangsspannung von logisch Null zu logisch Eins bzw von OV zu Versor gungsspannung durchlaufen wird Aus den sich ergebenden Spannungs bzw Stromverl u fen kann dann eine Gleichstromquelle abgeleitet werden Das dynamische Filter Verhalten der Zelle wird anschlie end durch mindestens eine Transientensimulation mit einem m g lichst schnell schaltenden Eingangssignal ermittelt Anhand dieser leitet man dann die Gr Ren der parasit ren Kapazit ten ab Ein Grund f r die bisher mangelnde Akzeptanz dieser Modelle in der Industrie ist die eben erl uterte neue Art der Charakterisierung Bisher war es blich verschieden steile Eingangs signale auf den Eingang einer Zelle zusammen mit verschiedenen Ausgangslasten aufzu pr gen und die resultierenden Ausgangssignale mittels Slew und Delay zu charakterisieren Diese hergebrachte Charakterisierung wird durch ECSM bzw CCS erweitert indem mehr als drei MeRpunkte aufgenommen werden In 9 wurde deshalb vorgeschlagen diese Mess punkte f r die Herleitung der echten Current Source Modelle heranzuziehen Bishe
122. it einem In House Analogsimulator eingelesen Bei Definition einer Messgr e z B Crosstalk ist dieser ist in der Lage die linearen Sensitivit ten dieser Messgr e nach den absoluten oder relativen Werten der parasit ren Elementen zu berech nen Diese Information wird aufbereitet und dem Reduktor in Form von Anweisungen zur Reduktion bergeben Damit wird sichergestellt dass die Reduktion die entsprechend kriti schen Elemente mit besonderer Sorgfalt behandelt Die entstehende Netzliste ist dement sprechend in der Komplexit t reduziert kann aber trotzdem in der Simulation die Messgr R en Werte der urspr nglichen Netzliste mit hoher Genauigkeit reproduzieren Diese Netzlis te ist daher f r eine Eckwert oder Monte Carlo Analyse geeignet Der Vorteil im Vergleich zum zweiten Verfahren liegt in seiner N he zum Standard Flow Des Weiteren kann die Ge nauigkeit durch eine weitere Sensitivit tsanalyse berpr ft werden Der Nachteil liegt darin dass sich die im Vergleich zum Standard Flow anfallende Datenmenge nicht reduziert Der Designflow der selektiven Extraktion setzt bereits bei der Schematic Analogsimulation ein In diesem Falle versucht man bereits aufgrund einer Simulation ohne oder nur mit ab gesch tzten parasit ren Elementen zu einer quantitativen Einsch tzung des Einflusses die ser Elemente zu kommen Dies wird dann konvertiert in eine Aussage ber die Wichtigkeit der Extraktion parasit rer Elemente auf bestimmten Ne
123. ken interpretieren Damit hatte man dann ein Zellmodel das aus verschiedenen Filtern gebildet durch Kapazit ten und Wi derst nden und Gleichstromquellen besteht Dieses Zellmodel kann direkt von gew hnlich simulierten Signalen hergeleitet werden In der einfachsten Implementierung liefert so ein Modell eine perfekte Rekonstruktion der simulierten Signale Durch geeignete Threshold Strategien k nnen die Modelle vereinfacht werden Im Prinzip werden hierbei Teile der Fil terb nke einfach weggelassen oder die Stromquellen vereinfacht Mittels dieses Zellmodels kann sowohl die analoge Simulation von Digitalzellen beschleunigt werden als auch die Genauigkeit von STA Anwendungen bzgl der simulierten Signale der Analogsimulation angen hert werden Tab 2 1 2 1 zeigt die Fehler f r ein Signal infolge der Wavelettransformation und dem Filtern von Waveletkoeffizienten deren Betrag kleiner 0 01 ist Abschlussbericht Seite 22 Ekompass LEONIDAS Unmoglicher Crosstalk False Noise Bei der herk mmlichen Analyse von Crosstalk wird angenommen dass alle m glichen Ag gressoren eines jeden Victims zu gleicher Zeit Crosstalk verursachen konnen Dies ist im Allgemeinen eine berm ig pessimistische Annahme da aufgrund von Logik und Zeitab h ngigkeiten m glicherweise nicht alle Aggressoren gleichzeitig in die gleiche Richtung schalten k nnen Dieses bersch tzte bersprechen wird False Crosstalk genannt Dieser Pessimismus r hrt
124. l sst sich fr h eine erste Aussage ber den Leitungsverlauf und somit auch eine erste Prognose ber die Realisierbarkeit der Verdrahtung ableiten Die Basisinformationen die ein Routing Tool ben tigt sind sowohl ein vorplatziertes Design als auch die entsprechenden Designre geln Technologie und Design Um das Verlegen eines Buskanals mittels eines bestehen den Routing Tools f r integrierte Schaltungen zu erm glichen wurden Erweiterungen der Designregeln innerhalb der entsprechenden LEF Dateien vorgenommen Detaillierte Busverdrahtung W hrend der detaillierten Busverdrahtung wird im Wesentlichen der zuvor verlegte Buskanal durch die eigentliche Busstruktur ersetzt Dieser Schritt kann nach der erfolgreich bestande nen Realisierbarkeitsuntersuchung durchgef hrt werden Im Folgenden wird das Design ein gelesen und analysiert Dabei werden als Buskanal gekennzeichnete Elemente identifiziert und entsprechend der Konfiguration sukzessive durch Leitungssegmente und Vias gem den Entwurfsregeln ersetzt Parameterextraktion Mit der Parameterextraktion erfolgt die Bestimmung von Modellparametern f r das Simulati onsmodell Das Simulationsmodell ist als ein parametrisierbares Modell entwickelt worden Die Modellparameter lassen sich in zwei Klassen einteilen Zum einen die technologiespezi fischen Parameter und zum anderen die designspezifischen Parameter Die technologiespe zifischen Parameter m ssen im Allgemeinen einmalig bestimmt un
125. ler Entwurfsgegenstand und m ssen von Beginn an auf allen Abstraktionsebenen entworfen werden Ziel dieses Projekts war es einen solchen leitbahnzentrierten Entwurf zu erm glichen Dazu mussten in LEONIDAS Schwerpunkte gebildet werden da die gesamte Problematik den Rahmen des in diesem Projekt machbaren gesprengt h tte LEONIDAS lieferte Basisarbei ten die f r die anderen Ekompass Projekte eine wichtige Grundlage darstellen Abb 1 1 1 zeigt die Projektziele im berblick Es wurden Forschungsarbeiten durchgef hrt um neue L sungen f r die Extraktion die Analyse und Modellierung der Leitbahneigenschaften f r SoCs zu finden Die Vorhersagbarkeit der physikalischen Eigenschaften eines SoC Entwurfs wird damit bereits in einem sehr fr hen Stadium mit hoher Genauigkeit gew hrleistet Bisher separate Entwurfsschritte k nnen nun mit neuartigen Algorithmen simultan ablaufen so dass ein fehlerfreier Erstentwurf erleichtert wird Abschlussbericht Seite 3 Ekompass LEONIDAS zu Bessere Beherrschung von Qualit t der Modelle und der DSM Effekten Verifikation K rzere Designzeiten durch Vorhersagbarkeit der physi weniger Designzyklen kalischen Eigenschaften Langfristige Entwurfskom Neue Entwurfsmethoden petenz H here Effektivit t und Pro Forschung in LEONIDAS duktivit t Abb 1 1 1 Projektziele 1 2 Ausgangssituation und Voraussetzungen unter denen das Vorhaben durchgef hrt wurde Bereits einige Jahre vor Projek
126. li cher Fortschritt zum aktuellen Stand der Technik zu werten 3 3 Veroffentlichungen Im Verlauf des Projekts sind folgende Beitr ge ver ffentlicht worden LEONIDAS und LEONIDAS 40 M Frerichs LEONIDAS Leitbahnorientiertes Design Applikationsspezifischer Schaltungen Ekompass Workshop 2002 Bonn April 2002 41 C Malonnek M Olbrich E Barke A New Placement Algorithm for an Interconnect Centric Design Flow ASIC SOC 2002 Rochester USA September 2002 42 G Jerke Current Driven Wire Planning for Electromigration Avoidance Mentor Graphics Users Group Meeting Europe M nchen Oktober 2002 43 J Lienig G Jerke Current Driven Wire Planning for Electromigration Avoidance in Analog Circuits in Proceedings of IEEE Asia and South Pacific Design Automation Conference S 783 788 itakyushu Japan 2003 44 M Frerichs LEONIDAS Shifting the focus from Device to Interconnect Level in Chip Design LEONIDAS Workshop at DATE 2003 M nchen M rz 2003 45 D Jetter New concepts and methods to deal with interconnect Parasitics and proc ess variations in early design stages LEONIDAS Workshop at DATE 2003 M nchen M rz 2003 46 M Wolf How to avoid Redesigns of Integrated Circuits using Routing based Con straints in Layout Tools LEONIDAS Workshop at DATE 2003 M nchen M rz 2003 47 G Hildebrand Interconnect Centric Design Methodology LEONIDAS Workshop at DATE 2003 M nchen M rz 20
127. listischer Schal tungen analysieren zu k nnen Zwar lassen die in den bisher vorliegenden Beispielen unter suchten Schaltungs und Technologievarianten einen eher geringen Einfluss vermuten ins besondere im Vergleich zu den aufgrund von Schwankungen der Bauelementeigenschaften entstehenden Variationen Zu beachten ist aber dass Ergebnisse dieser Art stark technolo gie und schaltungsabh ngig sind und zu erwarten ist dass Schwankungen dieser Art in k nftigen Technologien mit kleineren Strukturgr en eher zu als abnehmen werden Entscheidend ist daher dass aufgrund der LEONIDAS Arbeiten erstmals praktisch einsetz bare Verfahren zur Verf gung stehen die durch Interconnect Variationen erzeugten Schwankungen f r gegebene Schaltungsimplementierungen systematisch und fr hzeitig ermitteln zu k nnen um gegebenenfalls rechtzeitig Ma nahmen ergreifen zu k nnen Abschlussbericht Seite 36 Ekompass LEONIDAS 2 1 5 Beitrag 1 2 2 Untersuchungen von Prozessvariationen bei Leitungen IMS Leibniz Universitat Hannover Statistische Prozessschwankungen behindern die weitere Verkleinerung der Strukturabmes sungen in integrierten Schaltungen In diesem Beitrag wurden uber Beitrag 1 2 1 hinaus zwei Aspekte der Prozessschwankungen betrachtet Der erste Aspekt ist die Modellierung der Prozessschwankungen durch die Erweiterung von GEO2D und GEOSD zwei Modellierungs tools von Qimonda die als Pr prozessor f r Field Solver Berechnungen eingesetz
128. ll Chip Simulation des statischen IR Drops entsprechende Erfahrungen vor die sowohl bei der Analyse von Analog Mixed Signal Bl cken als auch bei gro en Digitaldesigns eingesetzt wurden Dieser Flow hatte sich bei der Verifikation der Versorgungsnetzwerke der Chips bew hrt Im Rahmen von LEONIDAS wurde eine dynamische IR Drop Simulation gro er Analog Mixed Signal Bl cke entwickelt Hierzu wurden kommerzielle FastMOS Simulatoren eingesetzt Leider wurden mit diesen Werkzeugen keine entsprechenden Extraktionsl sungen mit Backannotierung ber cksichtigt obwohl sie zwingend notwendig w ren Dieses Problem hatte in den letzten Jahren vor LEONIDAS im akademischen Bereich mit dem Vordringen in den Nanometer Bereich er h hte Aufmerksamkeit erhalten Ergebnisse aber industriell nicht umgesetzt worden waren so dass zu Beginn von LEONIDAS keine kommerziellen L sungen verf gbar waren Zur Verifikation von strombezogenen Layout Constraints Stromdichten in Schaltungslay outs gab es vor Projetbeginn Arbeiten von Bosch Weitergehende Constraint Verifikationsverfahren waren nicht bekannt da Constraints im Layoutbereich zuvor im We sentlichen zur Steuerung von Tools zur automatischen Generierung von Layout angewendet wurden wobei die korrekte Einhaltung der Constraints vorausgesetzt wurde Zur Erh hung der Entwurfssicherheit und Steigerung der Entwurfsqualit t war jedoch eine berpr fung der relevanten Constraints erforderlich Daf r war kein kom
129. ls St reffekte bemerkbar wobei hier die Variationen der Leitbahneigenschaften im Vordergrund stehen Aufbauend auf Resultaten des LEONIDAS Projekts in der der Einfluss solcher Schwankun gen auf zweidimensionale Leitbahnmodelle untersucht wurde entstand ein neuer Layout Extraktionsflow zur Bestimmung von Interconnect Schwankungen aus einem gegebenen realen Layout Die extrahierte Netzliste enth lt alle Informationen fur spice Analog Monte Carlo Simulationen um den Einfluss der Interconnect Variationen zu ermitteln Es wurden unterst tzend zwei Verfahren entwickelt die eine drastische Beschleunigung der Monte Carlo Simulationen erlauben und praktisch so erst in nennenswertem Umfang erm g lichen Des Weiteren wurde ein 3 D Modellierungsflow zur Bestimmung von Kapazit ten so erweitert dass Prozess Schwankungen ber cksichtigt werden k nnen Dies erlaubt f r Refe renzrechnungen eine sehr genaue Berechnung der Kapazit ten unter Einbezug der Inter connect Variationen Abschlussbericht Seite 11 Ekompass LEONIDAS 2 1 1 Beitrag 1 1 1 Vermeidung von Einkopplungen leitungsgebundener Sto rungen Bosch In Smart Power IC Prozessen werden Ldmos oder Vdmos Transistoren als Endstufen be nutzt die Str me bis zu mehreren Ampere schalten k nnen Diese Endstufen sind zusam men mit Logik CMOS und Bipolartransistoren in einem gemeinsamen p Substrat realisiert Bei Automotive Anwendungen treiben solche Endstufen zudem in der Regel
130. malisierte Daten z B Design Rules oder informell als individuelles Wissen und Erfahrung des Design ingenieurs vor Sie werden jeweils automatisch EDA werkzeugunterst tzend z B DRC oder manuell berpr ft F r das Erreichen des n chsten Entwurfsschrittes ist ein positives Verifikationsergebnis n tig Bei jeder Verifikation k nnen jedoch Regelverst e erkannt wer den die nur in der aktuellen oder einer h heren Entwurfsebene des Designflows behoben werden k nnen Daraus k nnen sich unerw nschte R ckverzweigungen Respins ergeben die u U zur ck auf die oberste Entwurfsebene f hren Anforderungen an eine Verifikation von komplexen Randbedingungen Grundvoraussetzung f r die Verifikation von komplexen Randbedingungen ist ein Ansatz der es erlaubt Randbedingungen auf eine Metaebene unabh ngig von Entwurfswerkzeugen zu formulieren und sp ter zu verifizieren Zum Erm glichen der automatisierten Verifikation komplexer Entwurfsrandbedingungen bedarf es daher e der eindeutigen und vollst ndigen Abbildbarkeit von Entwurfsrandbedingungen e der einheitlichen abstrahierten maschinell verarbeitbaren und werkzeug bergreifen den Darstellung von Entwurfsrandbedingungen und Verifikationsaufgaben e der M glichkeit relevante Entwurfsrandbedingungen zu jedem Zeitpunkt im Entwurfs fluss adressieren zu k nnen e der M glichkeit zum transparenten Zugriff auf alle relevanten Designinformationen Abschlussbericht Seite 41 Eko
131. merzieller Ansatz bekannt Kommerzielle Werkzeuge zur Verdrahtung waren zu Projektbeginn nicht in der Lage spe zielle Verbindungen zu erzeugen die Constraints in Bezug auf Parasitensymmetrie oder Strombelastung erf llen Insbesondere wurde die automatische Erzeugung von Ausgleichs geometrien f r symmetrische parasit re Kapazit ten und Induktivit ten von Bussignalen bei der Verdrahtung nicht von kommerziellen Werkzeugen unterst tzt Auch waren dazu keine Veroffentlichungen in der wissenschaftlichen Literatur erschienen Es war zwar m glich Abschlussbericht Seite 8 Ekompass LEONIDAS durch automatisches Shielding die Gesamtkoppelkapazitat zu st renden Leitbahnen gering zu halten Von Bedeutung sind in vielen Anwendungen aber vielmehr die Differenzen zwi schen den Leitbahnen des Busses die nach damaligem Stand nicht ermittelt werden konn ten 1 4 3 Entwurfsablauf und werkzeuge Zur Dimensionierung von Leitbahnen f r automobile Anwendungen wurde in LEONIDAS ein Werkzeug entwickelt das die Mindestbreite einer Leitbahn in Abh ngigkeit von Strom Tem peratur Lebensdauer und Ausfallrate berechnet Dabei wurde nur der DC Fall betrachtet Arbeiten zum AC Fall und zur Behandlung von Stromimpulsen fehlten L sungen anderer Anbieter zur erweiterten Problematik waren ebenfalls nicht bekannt Um die notwendige Verdrahtungsoptimierung und das Einf gen von Testpunkten unter Be r cksichtigung von DfT Constraints f r Timing Layout un
132. mpass LEONIDAS Um die vier genannten Methoden vergleichen zu k nnen und um praxisnahe Daten zu erhal ten wurden diverse Testl ufe mit Schaltungen durchgef hrt in denen gro e FFRs vorhan den sind Die Testl ufe wurden nach den folgenden Kriterien durchgef hrt e Keine Einf gung von Testpunkten e Einfugung von Testpunkten in der Schaltung ohne Reduktion der FFRs e Einfugung von Testpunkten in der gesamten Schaltung mit Reduktion der gro en FFRs nach den Methoden A1 A2 B1 B2 wobei bei jeder Methode die gleiche An zahl an Testpunkten eingef gt wird Die Ergebnisse der Untersuchungen zeigen sehr deutlich dass durch die Gr enreduktion der FFRs und dem Einsatz von Testpunkten die Anzahl der ben tigten Testmuster deutlich reduziert werden kann Dies wirkt sich vor allem bei Designs aus deren Anzahl an Testmus tern ohne den Einsatz von Testpunkten von vornherein sehr hoch ist Hier kann je nach De sign eine Verringerung des Testdatenvolumens auf bis zu ca 25 der urspr nglichen An zahl bei gleichbleibender oder sogar steigender Fehlerabdeckung erreicht werden Wie hoch eine Testdatenreduktion ausf llt ist bei diesen Untersuchungen abh ngig von der applikati onsspezifischen Testbarkeit des Designs selbst und l sst sich daher nicht vorhersagen Deutlich ist das Testergebnis auch bez glich der einzelnen kombinierten Methoden Sie f hren im Durchschnitt zu einer hnlichen Reduktionsrate 2300 2100 1900 1700 1500 130
133. mpass LEONIDAS einer Verifikationsaufgabe e Diese Voraussetzungen implizieren dass ein solches System mindestens folgende Funktionen bzw Module enthalt o Eingabe und Ausgabe von designspezifischen Randbedingungen o Solver zum Auflosen von komplexen Randbedingungen und Verifikations problemen Dieser Transformationsmechanismus muss die werkzeugunab hangig definierten Randbedingungen auf bekannte Verifikationsprobleme ab bilden o Ruckgabefunktionen fur die Verifikationsergebnisse Constraint Logische Programmierung und Constraint Verifikation W hrend es das Ziel bei der imperativen Programmierung ist zu beschreiben wie man ein Problem l st steht bei der logischen Programmierung die Problembeschreibung im Vorder grund also was das Problem ist Die Idee der logischen Programmierung kommt daher der Constraint Verarbeitung schon sehr nahe Die Constraint Logische Programmierung CLP erweitert nun die logische Programmierung um den Begriff der Constraints Unter Constraints versteht man in diesem Zusammenhang eine komplexe Menge von Gleichungen und Ungleichungen Innerhalb der CLP erfolgt die Verarbeitung der Constraints zumeist durch so genannte domain spezifische Constraint Solver die unter anderem Verfahren der K nstlichen Intelligenz Kl benutzen Hierbei wird versucht m glichst fr h alle gegebenen Constraints zu l sen um ung ltige L sungen direkt ausschlie en zu k nnen Dieses Verfahren ist auch al
134. mplexit t nicht alle bei der Implementierung des Verifikationstools ber cksichtigt werden k nnen Es wurden daher folgende Vereinfachungen getroffen Temperatur die dem Verifikationstool zugrunde liegenden Parameter wurden nur bei der Worst Case Temperatur von T 175 C gemessen Bei dieser Temperatur ist maximal Substratkontakt die Lage des Substratkontaktes beeinflusst ber den Basisbahnwi derstand indirekt die Stromverst rkung Bei der vorliegenden Charakterisierung wird das hochdotierte p Substrat von der R ckseite angeschlossen Somit ist der Parasit optimal angebunden was den worst case darstellt Es wird nur eine Emittergeometrie ber cksichtigt A 0 4mm da dies typischen Anwendungen entspricht Bei den Messungen wird von einem Kollektor als schmaler Streifen ausgegangen Nicht ber cksichtigt wird die Geometrie der Kollektorwanne Abschlussbericht Seite 13 Ekompass LEONIDAS Es werden keine transienten Effekte ber cksichtigt alle durchgef hrten Messungen sind DC Eine weitere Vereinfachung besteht darin dass die Interaktion der Kollektor Wannen nicht ber cksichtigt wird mehrere Kollektorwannen auf dem IC vorhanden Dies be deutet dass der an einem Kollektor ankommende Strom c a le bersch tzt wird da ein Teil des Stroms ber andere Wannen schon abgesaugt wird Insbesondere werden keine Barrieren ber cksichtigt Barriere n Wannen als Saugwanne die vor einem empfindlichen Schaltungs
135. mpo Infineon nenten des Entwurfssystems 213 m2 _ 08106 _ Detaiiene Konzepte Schnitstalendefnitonen _ _ infneon 213 8 _ o2ror _ Prototyp Beispee fmen 221 0 _ 02106 Konzept f r Induktivit te Ber cksichtigung beim Verdrahten _ Amel 221m2 06 06 Schnittstelle f r Modulgeneratoren erweitert deh 221m3 02107 _ Constramt Pr fung f r Letungssymmetrien implementen Ame 02 06 Entwicklung einer Methodik zur integrierten constraint gef hrten Bosch Platzierung und Verdrahtung von Bauelementen die auf der in Phase 1 entwickelten Verdrahtungsplanung basiert 02 06 Entwicklung einer Methodik CRC zur berpr fung des Layouts auf Bosch Einhaltung der Constraints 08 06 Umsetzung der integrierten constraint gef hrten Platzierung und Bosch Verdrahtung Erweiterung auf eine allgemein anwendbare constraint gef hrte Verdrahtungsstrategie 2 2 2 M2b 08 06 Umsetzung der Methodik CRC Test an ersten Beispielen 2 2 2 M3a 02 07 Darstellung der constraint gef hrten Verdrahtungsstrategie 02 07 Beispielhafte Implementierung der CRC in Bosch Entwurfsfluss Bosch Vorf hrung 223 _ 0206 _ Busrouter mit optimierten Anschl ssen von Terminalbindein MS 311 0 02 06 Konzept zur Timing Driven 3D Pitzierung _ fm 341 m2 _ o207 _ Tming Drven 9D Plawierer m 3 12 11 _ 02106 Konzept zur simultanen Platzierung und Deiaiverdrahtung MS 313 0 _ 02106 Konzept und Algorithmen f r Timing Aware tP ne Abschlussbericht Seite 110
136. n die nicht mehr ausschlie lich von den Eckpunkten der Kacheln sondern auch von den In nenwinkeln abh ngig ist Bei der Berechnung der Expansionsebene wurde der Ansatz die Expansionsebene orthogonal zur Expansionsrichtung aufzuspannen beibehalten Dies er forderte eine Zerlegung der Expansionsebene in Unterebenen um innerhalb der Datenstruk tur eine Bereichssuche durchf hren zu k nnen Die Abb 2 2 4 6 stellt den gesamten Expan sionsvorgang schematisch dar Es wird deutlich dass innerhalb der Expansionsebene Hin dernisse gesucht werden die die Position der neuen Expansionspunkte und somit Startpunk te f r darauffolgende Expansionsschritte darstellen F r den Fall dass kein Hindernis inner halb der Expansionsebene vorliegt bestimmt das Ende dieser Ebene die Position des neuen Expansionspunktes Schatten kachel Expansionsrichtung Schattenkachel Abb 2 2 4 6 Nicht orthogonale Expansion Abschlussbericht Seite 59 Ekompass LEONIDAS Parasitare Effekte Die parasitaren Effekte spielen auf Grund der immer kleiner werdenden Abmessungen der einzelnen Layoutstrukturen und der steigenden Betriebsfrequenzen eine immer gr ere Rol le Oft reicht die Betrachtung der parasitaren Widerstande und Kapazitaten auf der Grundla ge von einfachen Leitungsmodellen Linienleitungen fur die Sicherstellung der einwandfrei en Funktion einer Schaltung nicht aus Aus diesem Grund wurden im Rahmen der Arbeiten 3D Untersuchungen der einzeln
137. n Der Flow wird gleichzeitig als Experten L sung zur Untersuchung spezieller besonders interessierender F lle den Designern zur Verf gung stehen Wenn der Einfluss st rker als bei den bisher untersuchten Beispielen wird kann der ivarex Flow rasch in den allgemeinen Designflow eingebracht werden um im Design allgemein untersu chen zu k nnen ob die Schaltungen auch unter Ber cksichtigung der Variationen der Inter connect Parameter noch die erforderlichen Spezifikationen einhalten Au erdem wird iva rex als Referenzflow f r in Entwicklung befindliche kommerzielle L sungen verwendet wer den Das neue Cadence Constraint Management System wird bei Infineon zun chst eine Reihe ausf hrlicher Tests durchlaufen in denen die bereitgestellte Funktionalit t und die Vollst n digkeit des Systems berpr ft werden Im Anschluss daran folgt eine Pilotphase mit ausge w hlten Designprojekten die zur Identifikation evtl noch fehlender Funktionalit t des Sys tems dienen soll Nach zahlreichen erfolgreichen Pilotanwendungen flie en die Ergebnisse in den qualifizierten Infineon Designflow ein Das Cadence Constraint Management System wird voraussichtlich ab dem 1 Quartal 2008 Bestandteil des qualifizierten Designflows bei Infineon sein und f r den Fullcustom Entwurfsablauf der Chipentwicklung bereitgestellt werden Von diesem Zeitpunkt an kann das System von allen Gesch ftsbereichen Infineons f r die Entwicklung von Analog Mixed Sig
138. n Nachteil dieser Vorge hensweise ist die Notwendigkeit des Wechsels der Verdrahtungsebene die den Einsatz von Durchkontaktierungen erfordert Integration des Verdrahters in einen Entwurfsprozess Die Akzeptanz eines EDA Werkzeugs h ngt im Allgemeinen nicht ausschlie lich von rein technischen Aspekten ab wie z B der Qualit t der Ergebnisse bzw der Rechengeschwin digkeit Oft spielen Faktoren wie etwa die Bedienbarkeit eine ebenso wichtige Rolle Aus diesem Grund stellt die Integration des Verdrahters PARSY in einen bestehenden Entwurfs prozess einen wichtigen Arbeitspunkt dar berdies f hrt die Integration eines EDA Werkzeugs zur Erh hung der Produktivit t der Entwickler indem sie die manuellen Eingriffe in den Entwurfsprozess verringert Im Rahmen der Arbeiten wurden zwei Ans tze der Integ ration entwickelt und implementiert Es handelt sich dabei zum einen um die gemeinsame Datenhaltung aller am Entwurfsprozess beteiligten Werkzeuge und zum anderen um Konver tierungsmechanismen die die ben tigten Daten in ein werkzeugspezifisches Format zur Ver f gung stellen Das erste Konzept wird aktuell in der EDA Branche mit OpenAccess verfolgt OpenAccess stellt einen Standard dar der eine gemeinsame Datenhaltung erm glicht Zu den gro en Vorteilen dieses Ansatzes z hlt das Wegfallen von Konvertierungsschritten die rechenzeit aufwendig sind und zum Verlust von Informationen f hren k nnen berdies entf llt der In tegrationsau
139. n so eine Verifikation von komplexen werkzeug bergreifenden und miteinander verketteten Randbedingungen Um bei heutigen Entwicklungen die Funktionalit t und die Zuverl ssigkeit eines integrierten Schaltkreises IC zu sichern sind Verifikationswerkzeuge erforderlich die alle relevanten Entwurfsrandbedingungen unabh ngig von den eingesetzten EDA Werkzeugen und der je weiligen Entwurfsphase ber cksichtigen Dabei wird durch die steigende Anzahl von Bau elementen eine automatische Ber cksichtigung und Verifikation von Randbedingungen im Design immer entscheidender f r den effizienten Designerfolg Abschlussbericht Seite 45 Ekompass LEONIDAS Die meisten der heute verf gbaren Verifikationswerkzeuge fur den IC Entwurf konzentrieren sich allein auf die schnelle Bearbeitung weniger einfacher Verifikationsaufgaben Demge gen ber ist es insbesondere f r die Verifikation von analogen und mixed signal ICs beson ders wichtig eine Vielzahl von komplex zusammenh ngenden Randbedingungen zu ber ck sichtigen F r diesen Zweck ist eine Vernetzung gewonnener Einzelverifikationsergebnisse zur Bearbeitung komplexer Verifikationsaufgaben notwendig welche sich aber mit bisherigen Verifikationsans tzen aufgrund deren fehlender Flexibilit t und Generalit t nicht realisieren l sst Literatur 24 J Freuer G Jerke A Sch fer K Hahn R Br ck A Nassaj W Nebel Ein Verfah ren zur Verifikation hochkomplexer Randbedingungen beim I
140. nal Komponenten genutzt werden Durch die erstmals verf gbare schnelle komfortable und systematische Handhabung von Nebenbedingungen sowie die Wiederverwendungsm glichkeit bei Migrationen und durch eine niedrigere Anzahl benotigter Iterationen wird eine wesentliche Verk rzung der Entwick lungszeit im gesamten Analog Mixed Signal Designprozess erwartet In der ersten Ausbau stufe wird die Produktivit tssteigerung bei ca 10 liegen Dar ber hinaus wird durch die Verwendung einer konsistenten Datenhaltung und durch eine verbesserte Kommunikation zwischen Schaltungsentwickler und Layouter die Fehleranf llig keit beim Entwurf abnehmen und die Anzahl notwendiger Iterationen im Entwurfsablauf ver ringert werden Dies bedeutet eine h here Entwurfssicherheit First Time Right Design und hat zur Folge dass die Zahl an Re Designs um ca 10 reduziert werden wird NXP Es wurden Algorithmen zum automatisierten Einbau von Testpunkten in FFRs erstellt Die Test Point Insertion TPI ist damit als Pilotversion verf gbar Die Verifikation an gro en kommerziellen Schaltungen wurde bereits erfolgreich durchgef hrt Zus tzlich wurde die Kopplung an eine STA implementiert Ein automatisierter GUI basierter DfT Flow ist in Soft ware implementiert wodurch ein erfolgreicher Proof of Concept m glich war Au erdem Abschlussbericht Seite 104 Ekompass LEONIDAS konnte eine Bewertung von einem externen Scan Insertion Tool fur TPI erfolgreich du
141. nd seine Akzeptanz durch den Anwender vergr ert Es wur den zwei unterschiedliche Ans tze verfolgt um eine schnell implementierbare sowie sofort nutzbare L sung Skill Ansatz dem Anwender zu bieten und um eine zukunftsorientierte und herstellerunabh ngige L sung OpenAccess Ansatz zu erarbeiten In der letzten Phase der Arbeiten wurde eine nicht orthogonale Verdrahtung prototypisch implementiert um durch bessere Verdrahtungsergebnisse die Akzeptanz des Tools noch weiter zu erh hen Im zweiten Themenbereich wurden zun chst die Ausgleichsma nahmen mit Analysewerk zeugen untersucht um deren Wirksamkeit nachzuweisen Bei diesen Arbeiten wurden die parasit ren Widerst nde Kapazit ten und Induktivit ten betrachtet Anschlie end wurden Absch tzungsmethoden f r parasit re Induktivit ten die der Fachliteratur bekannt sind un tersucht und f r die Verwendung im Verdrahter verifiziert Diese Betrachtungen f hrten zur Erarbeitung einer Abstandsmethode die einen akzeptablen und vom Benutzer beeinflussba ren Kompromiss zwischen der Rechengenauigkeit und Rechengeschwindigkeit darstellt Die letzte Phase der Arbeiten konzentrierte sich auf die Entwicklung einer Verifikationsumge bung die eine Aussage ber die Qualit t der Verdrahtungsergebnisse bzgl der parasiten symmetrischen Verdrahtung erm glicht Erweiterung des Verdrahters PARSY Die Betrachtung der Erweiterung des Verdrahters erfordert eine Definition von einigen Begrif
142. neous response in International Confer ence on Computer Aided Desing ICCAD pp 19 25 1998 5 F Liu C Kashyap and C J Alpert A delay metric for RC circuits based on the weibull distribution in International Conference on Computer Aided Design ICCAD pp 620 624 2002 Abschlussbericht Seite 28 Ekompass LEONIDAS 6 7 8 9 10 11 12 13 14 19 16 17 18 19 20 21 22 23 l Keller K Tseng and N Verghese A robust cell level crosstalk delay change analysis DATE 2004 S Sirichotiyakul D Blaauw C Oh RafiLevy V Zolotov and J Zuo Driver model ing and alignment for worst case delay noise in Proc DAC pp 720 725 2001 J F Croix and D F Wong Blade and razor Cell and interconnect delay analysis using current based models in Proc DAC pp 386 389 2003 K Chopra C Kashyap H Su and D Blaauw Current source driver model synthe sis and worst case alignment for accurate timing and noise analysis in TAU 2004 Daubechies Ten Lectures on Wavelets SIAM 1992 A Glebov S Gavrilov R Soloviev V Zolotov M Becer C Oh and R Panda De lay noise pessimism reduction by logic correlations International Conference on Computer Aided Design ICCAD 2004 A Glebov S Gavrilov V Zolotov R Panda C Oh and D Blaauw False noise analysis using resolution method International Symposium on Quality
143. ng engl electrical overstress Die Vermeidung von elektro migrations und berbeanspruchungsbedingten Ausf llen in Metallisierungsstrukturen muss daher beim Entwurf aktiv mit ber cksichtigt werden 1 2 4 W hrend bereits zahlreiche Algorithmen f r die Leitbahndimensionierung und Topologiepla nung zur Elektromigrationsvermeidung ver ffentlicht wurden 1 2 sind bisher keine umfas senden L sungen f r das Problem des stromdichtegerechten Pinanschlusses bekannt Kei ner der ver ffentlichten Ans tze ber cksichtigt jedoch das Layout der Netzterminals Pins zur Generierung von stromdichtekorrekten Leitbahnanschl ssen In verf gbaren Verdrah tungstools wird das Pinlayout bei der Feinverdrahtung bisher nur als quipotentialfl che an gesehen deren verdrahtungstechnische Anschlie barkeit allein von geometrischen Randbe dingungen den Designregeln engl design rules abh ngt Im Rahmen des Arbeitspakets 2 2 2 wurde daher ein im F rderprojekt LEONIDAS entwickel tes Pinanschlussmodell stark weiterentwickelt Das Pinanschlussmodell erm glicht einem Verdrahtungswerkzeug eine Leitbahn an einer stromdichteunkritischen Position des Pinlay outs anzuschlie en Mit dem weiterentwickelten Pinanschlussmodell k nnen nun auch Mehr fachanschl sse von Leiterbahnen an stromdichtekritische Pinlayouts erstmals aktiv bei der Verdrahtungsplanung mit ber cksichtigt werden k nnen Im Gegensatz zur Generierung von stromdichtegerechten Einfachansc
144. ngen auf das bertra gungsverhalten Es wird also ein Umschaltvorgang betrachtet der vom betrachteten Treiber selbst aktiv getrieben wird Das passive Modell eines Treibers dient zur Erfassung der Kop peleinfl sse bedingt durch kapazitives bersprechen Das Modell beschreibt die F higkeit eines Treibers einen eingekoppelten Strom abzuf hren sowie den aktuellen Zustand zu hal ten bzw den eigens getriebenen Umschaltvorgang aufrechtzuerhalten In beiden F llen wird ein Treiber durch lineare Elemente modelliert Aufgrund des nichtlinearen Verhaltens von CMOS Treibern ist eine unabh ngige Modellierung der unterschiedlichen Effekte nicht m g lich Um dennoch eine Absch tzung f r das nichtlineare Verhalten zu erhalten bedient man sich einfacherer Modelle welche auf einer linearisierten Modellbildung basieren Die Effekte Umschaltvorgang und Koppeld mpfung lassen sich im Fall von digitalen Treiberelementen mit gekoppelten Lasten derart linearisieren dass durch eine berlagerung beider Modelle die tats chliche Verhaltensweise der Treiber abgebildet wird Wie aus der Abb 2 3 4 1 zu entnehmen ist wird das Verhalten des aktiven Treibers durch eine Reihenschaltung aus einer aktiven Spannungsquelle dem Treiberwiderstand und einer effektiven Lastkapazit t modelliert Das passive Verhalten eines Treibers wird durch einen passiven Haltewiderstand modelliert Bei der aktiven Modellierung des Treiberverhaltens werden Koppeleinflusse benachbarter Leit
145. ngsmodell ber cksichtigt die Anschlusspins der Zellen Durch dieses Vorgehen wird die Verdrahtung zur Platzierungsphase noch detaillierter abgesch tzt In einer erweiterten Implementierung schlie en die Verdrahtungssegmente direkt an den Pins der Zellen an Abb 2 3 2 1 zeigt schematisch diese Erweiterung In Abb 2 3 2 2 ist exemplarisch dargestellt wie das Globalverdrahtungsmodell simultan zur Platzie rung eingesetzt wird a b Ankerpunkte Segmente Abb 2 3 2 1 Zellen mit segmentbasierter Verdrahtung a ohne und b mit Ber cksichtigung der Pins Abschlussbericht Seite 74 Ekompass LEONIDAS Abb 2 3 2 2 Platzierung mit pinbasierter Globalverdrahtung Vorteile und Einflussmoglichkeiten des Globalverdrahtungsmodells Das segmentbasierte Globalverdrahtungsmodell lasst sich vielfaltig einsetzen um die Ver drahtung abzuschatzen und zu kontrollieren Die Lage der Segmente wird in einer Dichte matrix eingetragen Diese Dichtematrix kann zu unterschiedlichen Berechnungen verwendet werden Es konnen elektrostatische Krafte berechnet werden die auf die Segmente wirken Unter Berucksichtigung der entsprechenden Bewegungsrichtungen fur die Segmente ergibt sich eine entsprechende Segmentbewegung Es wird eine raumliche Verteilung der Segmen te und damit die globale Verringerung von Congestion erreicht Dieses Vorgehen entspricht einem ersten Schritt der Globalverdrahtung Die Dichtematrix kann auch verwendet we
146. ns tzen aufgrund deren fehlender Flexibilit t und Generalit t nicht realisieren l sst Der vorliegende Bericht beschreibt die Ergebnisse der Aktivit ten des Instituts f r Mikrosys temtechnik der Universit t Siegen die im Rahmen des LEONIDAS Projektes mit der Robert Bosch GmbH erstellt wurden Der Schwerpunkt dieses Berichtes liegt dabei in der Beschrei bung des innerhalb des Projektes neu entwickelten Systems einer EDA werkzeug bergreifenden Verifikation Das sogenannte Constraint Engineering System CES wird daher ab Kapitel 2 2 1 6 ausf hrlich beschrieben Stand der Technik Um die geforderte Funktionalit t einer Schaltung garantieren zu k nnen m ssen w hrend des gesamten Entwurfsablaufs Randbedingungen eingehalten werden Dabei treten Rand bedingungen zu unterschiedlichen Zeitpunkten w hrend des Entwicklungsprozesses auf und beeinflussen alle Ebenen des Designflows Die Einhaltung der Randbedingungen innerhalb eines Entwurfsschrittes wird in der Regel mit Verifikationswerkzeugen sichergestellt Ein Design durchl uft im Top Down Entwurf nacheinander z B die Architekturverifikation die Logikverifikation die Schaltkreisverifikation und die Layout Verifikation Die einzelnen Verifi kationen arbeiten meist regelbasiert und verwenden in jeder Entwurfsebene einen Satz von Entwurfsregeln die den Entwurfsprozess auf dieser Entwurfsebene beschr nken Diese Randbedingungen der einzelnen Entwurfsebenen liegen dabei entweder als for
147. nstrator 02 07 Implementierung und Erweiterung der Algorithmen zu funktionsfahi Infineon gen Prototypprogrammen die mittelgro e Designs bew ltigen kon nen 1 13 01 02 06 Strategie zur Modellierung mit Hilfe von Empfindlichkeitsanalysen 02 07 Prototyp Demonstrator zur reduzierten oder vereinfachten Modellie Infineon rung 02 06 Entwicklung und Implementierung eines Verfahrens zur Extraktion Infineon stochastischer Leitbahnvariationen gro er Layoutstrukturen 08 06 Extraktion von Leitbahnvariationen aus Layouts f r Schaltungen Infineon realistischer Gr e Erprobung und Validierung 1 2 4 M3 02 07 Schaltungssimulation unter Einbeziehung von Leitbahnfluktuationen 1 2 2 M1 02 06 Konzept zur Untersuchung von Prozessvariationen 1 2 2 M2 02 07 Werkzeug zur automatischen Be urteilung von Prozessvariationen 02 06 Adaptierung des Prototyps Constraint Management fur den Bosch Bosch Designflow Entwicklung einer Methodik zur Sicherstellung der Datenkonsistenz in der Constraint Datenbasis 02 07 Implementierung der Methodik zur Sicherstellung der Datenkonsis Bosch tenz in der Constraint Datenbasis 02 06 Entwicklung der Methodik zur beschleunigten dynamischen Simulati Infineon on zus tzlicher Kapazit ten 2 1 2 M2 08 06 Spezifikation der zu untersuchenden Platzierungmethoden 02 07 Untersuchung und Bewertung der verschiedenen Platzierungsmetho den 02 06 Anforderungen und Konzepte zur Integration der wichtigsten Ko
148. nte Weise Grenzf lle sogenannte smart corner cases mit m glichst geringem Pessimismus f r die Variation der parasit ren Widerst nde und Kapazit ten unter Ber cksichtigung der Korrelationen herleitet Resultate aus dieser neuen Form der Grenz fallbetrachtung zeigt Tab 2 1 4 2 Sie enth lt die minimalen und maximalen Abweichungen der Messgr en vom Nominalwert der bis zu 32 einzelnen 30 smart corner cases im Ver gleich zu dem zugeh rigen wahren 30 Wert der Monte Carlo L ufe Es ist zu erkennen dass die corner cases einen guten ersten Eindruck von der Gr e der Variationen der Mess gr en geben dass sie aber im Detail doch signifikant von den Monte Carlo Ergebnissen abweichen case Ringo 7 Frequenz ile P 6 2 7 4 8 7 Risetime Ringo T EE ae Tab 2 1 4 2 Minimal und Maximalwerte der smart corner cases im Vergleich zu den Ergeb nissen der Monte Carlo Simulationen Als weitere Moglichkeit zur Beschleunigung des Monte Carlo Verfahrens selbst wurde daher die in LEONIDAS Beitrag 1 1 3 entwickelte sensitivitatsbasierte Extraktion untersucht Tab 2 1 4 3 zeigt Resultate fur das schon oben verwendete Qimonda Beispiel des in 7Onm Technologie implementierten spannungsgesteuerten Oszillators Gezeigt sind Laufzeiten fur 2000 Monte Carlo L ufe auf 10 parallelen Linux 64Bit Opteron Prozessoren sowie die relati ven Abweichungen von nominaler Frequenz mittlerer Frequenz und Standardabweichung
149. nter level vias ausbilden Aktuelle 3D Technologien hneln der zuletzt genannten Variante f r die die in LEONIDAS entwickelten Tools geeignet sind Zur Platzierung von Zellen in 3D Modulen bestanden zwar erste Ans tze Diese verwende ten aber traditionelle Kostenfunktionen wie die Gesamtverdrahtungsl nge Es gab kein Tool das die Platzierung von Elementen unter Ber cksichtigung fest vorgegebener Timing Constraints vornimmt Im Rahmen einer neuen leitbahnzentrierten Entwurfsmethodik war es daher erforderlich hier neue Wege zu gehen Bei aktuellen Entwurfswerkzeugen wurden die Leitbahneigenschaften in nur unzureichender Weise ber cksichtigt weil ein ausreichend genaues Leitbahnmodell bisher erst nach der Fertigstellung des Schaltungslayouts ermittelt werden konnte Die Ber cksichtigung von Lei tungseigenschaften erfolgte daher zumeist durch eine Post Layout Verifikation Dadurch waren in der Regel mehrere Iterationen zwischen Synthese und Layout notwendig 1 5 Zusammenarbeit mit anderen Stellen Seitens LEONIDAS wurde mit anderen Ekompass bzw MEDEA Projekten zusammenge arbeitet um dadurch weitere Applikationen zu erschlie en bzw durch die Kontakte im natio nalen und internationalen Umfeld weitere Anregungen zu erhalten Es wurden damit Koope rationen weitergef hrt die schon mit LEONIDAS begonnen wurden Projekt ANASTASIA ANASTASIA war ein MEDEA Projekt Den Partnern in ANASTASIA wurden zum Teil die Ergebnisse zu d
150. ntweder berechnet oder statisch festgelegt werden Die Entscheidung an welcher Stelle ein FFR genau getrennt wird kann auch nach unterschiedlichen Kriterien erfolgen Daher wurden 4 Methoden A B 1 2 untersucht nach denen die Entscheidung bez glich der FFR Aufteilung getroffen werden kann Methode A Ist die Anzahl der Eing nge eines FFR gr er als ein vorgegebener gesetzter Wert so wird der FFR gesplittet FFR nputs gt FFRTHRESHOLD fixed Methode B Ist die Anzahl der Eing nge eines FFR gr er als ein daf r mittlerer Wert der schaltungsabh ngig berechnet wird so wird der FFR gesplittet Dabei wird die Verteilung der FFR Strukturen ber die gesamte Schaltung ber cksichtigt Die Verteilung der FFRs im De sign wird hier in einer vorgeschalteten Untersuchung bestimmt FFR nputs gt FFr 3 oFFR distribution Die Methoden A und B definieren wann bei gro en FFRs das Splitting durchgef hrt werden soll Wie die Aufteilung durchgef hrt werden soll wird durch die folgenden zwei Methoden beschrieben Methode 1 Erhalten der bestm glichen FFR Gr enreduktion durch gleich dimensionierte FFRs Dabei werden die FFRs durch Testpunkte aufgesplittet Methode 2 Erzielen der bestm glichen Test Count TC Reduktion durch den Einsatz des kleinsten TC Wertes im FFR Die 4 Methoden k nnen miteinander variiert werden so dass sie in den Kombinationen A1 A2 B1 B2 angewandt werden k nnen Abschlussbericht Seite 80 Eko
151. o dass eine Schematic Layout Kopplung notwendig ist Die im Vordergrund stehende Eigenschaft symmetrische Netze wird an die jeweiligen Netze eines Netzb ndels angeheftet und an die Layoutansicht und somit auch an den Verdrahter PARSY weitergeleitet Diese Vorgehensweise hat den Vorteil dass sie auch unabh ngig von der Verdrahtung mit PARSY eingesetzt werden kann Sym metrien in beliebigen Layouts k nnen so leicht berpr ft werden Zur Ermittlung der parasit ren Bel ge kommt Software der Firma Cadence zum Einsatz F r die Technologie in der die Beispiele umgesetzt wurden ist ein Designflow mit Virtuosos XL Assura und Assura RCX aufgesetzt Assura RCX bietet eine Vielzahl von Extraktionsvarian ten von denen hier lediglich die einfache R und C Extraktion zur Anwendung kommt Nach einem abgeschlossenen und erfolgreichen RCX Durchlauf stehen die errechneten Leitungs bel ge in Form einer Vielzahl von diskreten Bauelementen vom Typ presistor und pcapaci tor in der Datenbasis zur Verf gung In der Netzliste ersetzen und erg nzen sie die vorher verlustlosen Leitungen Das Verfahren ist grunds tzlich technologieunabh ngig Im Vorder grund steht die automatische Pr fung aller f r eine gegebene Zelle geforderten Constraints die die Leitungsparasiten betreffen Es werden nacheinander die Parasiten der entsprechen den Leitungspaare oder Leitungsb ndel analysiert und gepr ft Im Rahmen eines Final Check vor der Freigabe einer Sch
152. oglicht den Designtest entsprechend zu steuern Im Anschluss daran werden die Test muster generiert und in die Testshell expandiert Ist dies abgeschlossen wird die Testbench erzeugt und die entsprechende Verilog Simulation durchgef hrt Abb 2 3 5 4 Integrator Flow Der Integrator Flow ist der ausf hrlichste Flow der von CatRacer unterst tzt wird Er erm g licht die Integration von Cores im Design Daf r muss zun chst eine Toplevel Netzliste er stellt werden in der die Cores eingebunden sind Diese werden im Anschluss daran gepr ft und validiert um sicherzustellen dass die Formalien welche ein Core zu erf llen hat alle eingehalten werden Dann generiert CatRacer einen Toplevel TCB und die Scanketten der Cores werden integriert Die TCB Verdrahtung wird durchgef hrt und die Testmuster f r glue logic werden eingebunden Die Core Level Testmuster werden entsprechend expandiert um danach die Testbench erzeugen zu k nnen und die Verilog Simulation durchzuf hren Abschlussbericht Seite 97 Ekompass LEONIDAS Zusammenfassung In diesem Arbeitspaket wurde die Anforderung ein Oberflache zu entwickeln die es dem Anwender erlaubt ohne zu gro es Detailwissen einen Test durchf hren zu k nnen umge setzt Es wurde die grafische Benutzeroberfl che CatRacer geschaffen die den Anwender durch das Testprogramm f hrt und die entsprechenden Eingaben anfordert Die entspre chenden Tools arbeiten dabei ihre Tasks im Hintergrund automati
153. ohne SAO Die L sung des False Noise Problem mittels eines SAT L sers erscheint vielversprechend in Bezug auf die erreichbaren Laufzeiten Wobei die Kombination mit TGA noch nicht getestet wurde 7000 16 6000 5000 2 Z 4000 z B No of Nets b o 3000 s 2000 1000 Aggressor Count Histogram Pessimism Reduction Histogram eduction in 1 2 3 4 5 6 7 8 9 10 11 12 13 14 4 5 6 7 8 9J 10 11 12 13 14 15 Aggressor Count Aggressor Count 1 2 3 Abb 2 1 2 2 Histogramm der Aggressoranzahl Abb 2 1 2 3 Histogramm der Pessimismusreduktion Abschlussbericht Seite 24 Ekompass LEONIDAS CPU Time Histogram using SAT with and without Simple Aggressor Ordering m Speed Improvement m CPU Time SAT SAO 10 0 m T T C T Ei T CI T il T u T T E T T L T T T T 1 2 3 4 5 6 T 8 9 11 12 13 14 15 10 0 gt CPU Time Sec N Aggressor Count Abb 2 1 2 1 CPU Laufzeit Histogramm SAT mit und ohne Simple Aggressor Ordering Mess und Testschaltungen Das Ziel dieses Beitrags war die Entwicklung und Auswertung von on chip Mess und Test Schaltungen um Crosstalk Effekte bewerten zu k nnen Die untersuchten Gr en bzw Re ferenzwerte sind nderungen des Zeitverhaltens bzgl Delay Slew und Timing Checks
154. ozessvariationen Ekompass Workshop 2003 Hannover April 2003 G Jerke L Schreiner Current Driven Routing Ekompass Workshop 2003 Han nover April 2003 A M ller B Walliser Constraint Management im Full Custom Entwurfsablauf Analog 2003 S 181 184 ITG VDE Heilbronn September 2003 W Soppa T Peters E Frenzel K W Pieper Dimensionierung von Leitbahnbreiten und Kontaktl chern in Smart Power ICs f r Kfz Anwendungen Analog 2003 ITG VDE Heilbronn September 2003 K W Pieper J Englisch Tutorium 3 Designmethoden f r integrierte Schaltungen in Automotive Po wer Analog 2003 Heilbronn September 2003 J Rauscher M Tahedl H J Pfleiderer Consideration of parasitic effects on busses during early IC design stages Kleinneubacher Berichte 2003 Advances in Radio Science 2004 M Tahedl H J Pfleiderer A Driver Load Model for Capacitive Coupled On Chip Interconnect Busses International Symposium on System on Chip pp 101 104 Tampere Finnland November 2003 M Frerichs LEONIDAS Fach und Kooperationsworkshop Testen Hannover No vember 2003 M Frerichs Einfuhrung zu Verfahren der Extraktion und Modellierung von Leitbahn parametern Fach und Kooperationsworkshop Testen Hannover November 2003 K Reblinsky Dynamic IR Drop Analysis as Compulsory Sign Off Element Fach und Kooperationsworkshop Testen Hannover November 2003 J Schloffel P Weseloh Layout und Timing basiert
155. r cksichtigt d h PCells sind idealerweise prozessunabh ngig Der Flow wurde an Cadence internen Beispielen validiert und erf llt die oben genannten Anforderungen Durch die enge Zusammenarbeit mit dem AP1 Partner Qimonda war es au R erdem m glich den Partiellen Layout Flow in ein Qimonda PDK zu integrieren und zu tes ten Wahl der Busarchitektur gt Interconnect Parasitic Hodeler ol f r Verbindungsleitbahnen Close Rum Solver Save State Load State Help Number of signal lines Intercomects 4 22 Line Length 1000 width 3 spacing 1 5 Insert Coplanar Shielding both ends a Shield Width spacing spacing 1 5 Insert shielding in between signal lines W Shield Width SigComt Spacing Platzieren des PCell S p Insert top shielding plane W Befine Symbols im Schematic Insert bottom shielding plane W etai Layers Solver Options Model Options Cusotomize Interconnect 1 Eingabe der PCell Parameter in GUI SSLibrary Hanager Directory 1 cshankar work LEOP_WS design File Edit View Design Manager Help Bottom plane ML und Generieru Ng Show Categories Show Files der PCell 3 Library Cell View itlLib _epln 8 1000 31 5 31 5 1 5 Metall skillTr_test cpln 6 1000 2 1 20 5 5 t 1 Metall lav_extracted yet Assura RF analogLib _cpln 8 1000 2 1 20 5 5 Metall layout avTech cpln 8 1000 3 1 5 3 1 5 1 5 Metall Schematic Igpekien E
156. r sorgt dass der automatische Einbau von Testpunkten zur Kontrollierbarkeit und Beobachtbarkeit insbesondere in so ge nannten Fan out Free Regions FFR unter Ber cksichtigung der gegebenen Randbedin gungen des gesamten Timings der Schaltung erfolgt Timing Constraints Delay Information ATPG System ha InScan RC Compiler Abb 2 3 3 8 Test Point Insertion Flow Um eine timing getriebene Testpunktberechnung und Implementierung in die Netzliste zu unterstutzen ist eine constraint getriebene Verdrahtungsoptimierung unerlasslich Diese ver Abschlussbericht Seite 82 Ekompass LEONIDAS hindert mogliche Laufzeitprobleme bei sehr langen Verdrahtungsleitungen Eine Randbedin gung ist auch dass Testpunkte die zus tzliche Verz gerungsglieder darstellen in Timing kritischen Signalpfaden z B sehr langen Verdrahtungsleitungen nur unter Ber cksichtigung des Gesamt Delays der Leitungen eingebaut werden d rfen Die entsprechenden Constraints m ssen dabei vom DfT Insertion Tool und dem ausgew hl ten STA geliefert und automatisiert bei der Berechnung der Testpunkte ber cksichtigt wer den Sind diese Voraussetzungen erf llt kann der ATPG die Testpunktberechnungen sowie die Testmustererzeugung durchf hren Im Anschluss daran k nnen die Testpunkte in das De sign integriert und entsprechend ihrer Vorgaben genutzt werden Die Testpunktberechnung Timing Analyse und der Einbau der DfT Hardware in die Netzliste m
157. r weitere Details siehe die Publikationen 39 47 Das entwickelte Verfahren ist auf reale industrielle Schaltungsentw rfe mittlerer Gr e an wendbar Es ist in der Lage aus den Schwankungen von Geometriegr en wie Schichtdi cken und Metallbahn Weiten zun chst die stark korrelierten Schwankungen der parasit ren Widerst nde und Kapazit ten abzuleiten und darauf aufbauend den Einfluss auf die Schal tungsperformance abzusch tzen vgl Abb 2 1 4 1 Abschlussbericht Seite 33 Ekompass LEONIDAS Frequenz I variationen 65nm RINGO ILD 5 Metal 2 ILD SOG Relative Hiudigelt ILD Substrat a 115 FF is 23 Ls E Oanilaion Frequenz Schwankungen der Metall und Isolatordicken aufgrund ma Interconnect Schaltungs von Prozessvariationen Eigenschaften variieren Performance variiert Abb 2 1 4 1 Einfluss der Schwankungen der Schichtdicken auf das Schaltungsverhalten Der hierf r entwickelte Interconnect Variations Extraktions Flow varex vgl Abb 2 1 4 2 basiert auf einer Reihe konventioneller RC Extraktionen die in unserem Fall mit dem Pro gramm assura von Cadence durchgef hrt werden F r jede variierende Geometriegr e werden zun chst zwei Extraktionen durchgef hrt in dem der jeweilige Nominalwert einmal in positiver und einmal in negativer Richtung ausgelenkt wird Aus diesen Extraktionen werden dann mit einem linearen oder logarithmisch linearen Ansatz die Gradient
158. r werden die Gleichstromquelle und die konstanten Kapazit twerte durch lineare oder nichtlineare Regression ermittelt dadurch sind die Gr en von Anfang an ungenau und es ergeben sich sehr h ufig unphysikalische negative Kapazit twerte Wavelet Linear Quadratic Exponential Weibull Fehler Durchschnittlicher relativer Fehler 1 062 1 023 1 096 0 456 Durchschnittlicher absoluter Fehler V 0 0016 0 0013 0 0012 0 0011 Max relativer Fehler 13 336 13 266 14 022 5 436 Max absoluter Fehler V 0 0054 0 004 0 0035 0 0043 Anzahl der Waveletkoeffizienten 14 15 17 17 Tab 2 1 2 1 Fehler per Wavelettransformation mit verschiedenen Basisfunktionen Linear Quadratisch Exponentiell und Weibull Anzahl der urspr nglichen Koeffizienten d h Me punkte war 125 Unser Modell verwendet die gut erforschte und robuste Waveletanalyse 10 Diese trans formiert hnlich wie die Fouriertransformation Signale auf einen Funktionsraum W hrend jedoch bei der Fouriertransformation lediglich vom Zeit in den Frequenzraum transformiert wird transformiert die Wavelettransformation neben dem zeitlichen auch das r umliche Sig nalverhalten Analog sind die Basisfunktionen der Fouriertransformation station re periodi sche Signale bei der Wavelettransformation aber kompakte Funktionen Wavelets die nur f r einen abgegrenzten Zeitbereich ungleich Null sind Wie in 10 gezeigt kann man diese Wavelettransformation als Multiskalenanalyse mittels Filterb n
159. rchge f hrt werden Damit konnte die Anzahl der Testmuster reduziert und gleichzeitig die Testqua lit t erh ht werden Der Dft Flow wurde au erdem erheblich vereinfacht Die Integration des TPI in den DfT Flow von NXP findet zu einem der n chsten internen Re leases statt Au erdem wird die Verwertung der Ergebnisse durch Erstellen der Schulungs und Trainingsunterlagen f r die Test Point Insertion unterst tzt 3 2 Fortschritt bei anderen Stellen AP 1 Modellierung und Extraktion Bez glich einer Wahrscheinlichkeitsmetrik bietet Synopsys in Primetime Si mittlerweile ein Crosstalk Modell mit Wahrscheinlichkeitsberechnungen das auf 23 beruht dessen An nahmen und theoretischen Grundlagen aber fragw rdig sind Keines der EDA Anwendungen von Synopsys oder Magma erm glicht eine Optimierung der Ansteuerung der Aggressorein gangssignale zur Optimierung von Crosstalk Cadence bietet in Celtic eine Optimierung von Crosstalk nur Analyse mittels eines greedy arbeitenden Algorithmus an Die Autoren selbst zeigen allerdings dass hierbei nicht der Worst Case Crosstalk gefunden wird 6 Eine der Sensitivit tsanalyse im propriet ren Analogsimulator Titan entsprechende Funktio nalit t ist noch immer in kommerziellen Produkten nicht verf gbar Daher ist die Entwicklung von Flows hnlich derer der selektiven Reduktion und Extraktion nur bei Zugang zu Titan Qimonda Infineon oder entsprechenden Eigenentwicklungen anderer Firmen m glich Die
160. rden um absto ende Kr fte auf die realen Zellen zu bestimmen Durch diese absto enden Kr fte bewegen sich die Zellen aus Bereichen mit hoher Congestion heraus und es wird durch die sen simultanen Ansatz die Verdrahtbarkeit des Entwurfs verbessert Au erdem erm glicht das segmentbasierte Modell eine Absch tzung der Verdrahtung und tr gt so zur L sung des Timing Closure Problems bei Abb 2 3 2 3 zeigt den Einfluss der absto enden Kr fte zwischen Segmenten auf die Con gestion Als Ma f r die Congestion wurde die berlappungsfl che der Segmente gleicher Richtung verwendet Es wurde eine Segementbreite von 4 um eingesetzt Es ist deutlich zu erkennen dass der Einsatz von Segmentkraften blaue Kurve zu einer erheblichen Redukti on der Congestion gegen ber einem Ansatz ohne wirkende Kr fte gr ne Kurve bewirkt 600000 5 500000 Globalverdrahtung ohne tas i a m Segmentkrafte D e Globalverdrahtung mit 300000 Segmentkraften 2 200000 amp Sen 8 100000 0 298 348 398 448 498 548 598 648 Iterationsschritte Abb 2 3 2 3 Einfluss der absto enden Kr fte auf Congestion Abschlussbericht Seite 75 Ekompass LEONIDAS Schnittstelle zur Anbindung an kommerzielle Verdrahtungstools Damit das Globlaverdrahtungsmodell die Verdrahtung sinnvoll abschatzt und die simultan zur Platzierung durchgef hrten Globalverdrahtungsschritte bertragen w
161. rden erlaubt es die Architektur des CES einen oder mehrere Constraint Solver flexibel einzubinden In der aktuellen Realisierung des CES ist ein Contraint Solver basierend auf dem Simplex Verfahren ber den reellen Zahlen realisiert Durch das Simplex Verfahren ist der L sungsraum prinzipiell auf lineare Un Gleichungen beschr nkt Alternativ k nnten beispielsweise zur Auswertung von polynomiel len Un Gleichungen auch Gr bner Basen eingesetzt werden 24 Die in Abb 2 2 1 1 dargestellten Werkzeuge Test Bench und Rulefileeditor sind eigenst ndi ge Tools die f r das CES entwickelt wurden Tool Integration Kits TIK Einer der Schlusselfaktoren f r die Flexibilit t des CES ist die Anbindung externer EDA Werkzeuge mit Hilfe von Tool Integration Kits F r jedes externe EDA Werkzeug wird ein eigenes TIK ben tigt das per Plugin Mechanismus dem CES externe Werkzeugf higkeiten zur Verf gung stellt Ein TIK bietet jeweils f r das spezifizierte Werkzeug eine standardisierte Schnittstelle ber die Funktionalit ten eines externen EDA Werkzeuges in Form von Horn Abschlussbericht Seite 44 Ekompass LEONIDAS Klauseln in das CES integriert werden konnen Ein TIK stellt dabei einen Transformations mechanismus zur Verfugung der die Syntax und Semantik von Randbedingungen ebenso wie alle verifikationsrelevanten Daten des Werkzeuges in die Semantik des CES ubersetzt Berechnungen die nicht innerhalb des CES durchgefuhrt werden werd
162. rdrahtungsvorgangs verbessert werden kann Die Ar beiten an dem Verdrahter PARSY konzentrierten sich auf den zweiten Ansatz indem der Verdrahter prototypisch um die F higkeit der nicht orthogonalen Verdrahtung erweitert wur de Bei den Implementierungen wurden neben den orthogonalen Verdrahtungsrichtungen neue um 45 versetzte Verdrahtungsrichtungen definiert Die Erweiterungen machten eine Neuimplementierung einer Corner Stitching basierten Datenstruktur notwendig die die neu en Verdrahtungsstrukturen verwalten kann und die nicht orthogonale Wegesuche erm glicht Im Rahmen dieser Arbeiten wurde ein Entwicklungswerkzeug vgl Abb 2 2 4 5 implemen tiert das eine Visualisierung und direkte Bearbeitung von beliebigen Corner Stitching Datenstrukturen erm glicht Abschlussbericht Seite 58 Ekompass LEONIDAS Det Fie Edit View Tools inet DNC ie 4 g 10m wi Move Tool erg bation bpa g Y W Se ap 9 1000 i 62000 00 ZTooc 35000 00 245000 00 3 Ok Connected on localhore 3010 101537 00 x1 291537 00 y 489115 Abb 2 2 4 5 Corner Stitching Visualisation Tool Anschlie end wurde der Verdrahtungsalgorithmus des Verdrahters erweitert und angepasst Insbesondere sei die Anpassung der Berechnung der Expansionsebene die das Erkennen von Hindernissen erm glicht und somit die Wegesuche ma gebend beeinflusst erw hnt Diese Anpassung erforderte zun chst eine Erweiterung der Definition von Schattenkachel
163. riert verein facht entsprechend dem heutigen Stand der Technik diesen Ablauf Die Schaltungsbl cke beispielsweise im Top Level Schematic sind durch ideale Dr hte Wires oder Busse mit einander verbunden Nachdem die Spezifikationen in der Schematic Simulation erf llt sind kann ein Layout erstellt werden Danach werden die Schaltungsbl cke auf dem Chip platziert und miteinander verdrahtet Erst jetzt mit der Gesamtextraktion der Schaltungsbl cke er folgt die Extraktion der parasit ren Leitbahnen bzw der Busstrukturen Die parasit ren Effek te letzterer beeinflussen die Performance des Gesamtsystems und in langwierigen iterativen Re Design Re Extraktion und Re Simulationszyklen muss die Schaltung erst optimiert werden bis ein Tape Out erfolgen kann Dieser Schritt ist nicht nur zeitintensiv sondern auch teuer und genau hier setzt der Partielle Layout Flow an Werden Leitbahn und Bus strukturen fr hzeitig optimiert und im Front End bereits ber cksichtigt muss der letzte Schritt die Simulation des extrahierten Layouts im Idealfall nur noch einmal durchgef hrt wer den Zeitintensive Parameter Eingabe Leitbahn Bus PCell Symbol _ AMS Flow Platzieren gt Schematic Simulation u ront EN Block Layout CO Back End 2 O Partial Layout Flow Floorplan e Extraktion parasitare Re Platzierung Routing Simulation der Bl cke auf Chip gt Idealerweise n
164. rkshop on Circuits and Systems June 2005 pp 387 390 Palla Murthy Koch Klaus Bargfrede Jens Anheier Walter Glesner Manfred Re duction of Crosstalk Pessimism using Tendency Graph Approach paper 24th Inter national Conference on Computer Design 2006 ICCD October 1 4 San Jose USA M Zhang M Olbrich H Kinzelbach D Seider E Barke A Fast and Accurate Monte Carlo Method for Interconnect Variation ICICDT 2006 Proceedings January 2006 pp 207 210 H Kinzelbach Modellierung amp Simulation unter Berucksichtigung von Prozess schwankungen Kooperations und Fachworkshop Modellierung amp Simulation unter Berucksichtigung von Prozessschwankungen Hannover November 2005 H Kinzelbach Statistical Variations of Interconnect Parasitics Extraction and Circuit Simulation 10th IEEE workshop on Signal Propagation on Interconnects SPI Ber lin Mai 2006 H Armbruster U Feldmann und M Frerichs Analysis Based Reduction Proceedings 10th IEEE Workshop on Signal Propagation on Interconnects SPIO6 May 2006 pp 29 32 Ole Ohlendorf Markus Olbrich Erich Barke Global Routing for Force Directed Placement Proceedings 10th IEEE Workshop on Signal Propagation on Intercon nects SPIO6 May 2006 pp 25 29 T Jambor M Olbrich E Barke J K hne RL Analysis of Meander Shaped Adjust ment Modules 10th IEEE Workshop on Signal Propagation on Interconnects May 2006 J Freuer G Jerke A Sch fer K
165. rm einer Decap Zelle erfolgen Die Analysen an realen Designs und der Abgleich zu angebotenen semi automatisierten Losun gen haben deutlich deren vorhandenen L cken aufgezeigt Die Integration der gewonnen Resultate in eine kommerzielle Softwarel sung ist die notwendige Voraussetzung f r einen optimalen Einsatz in einem Design Flow Literatur 29 Infineon Technology AG standard cell library databook 30 Blaauw D Panda R Chaudhry R Design and Analysis of Power Distribution Net works in Design of High Performance Microprocessor Circuits ed Chandrakasan A Bowhill W Fox F Abschlussbericht Seite 49 Ekompass LEONIDAS 2 2 3 Beitrag 2 1 3 Integriertes Constraint Management System fur den Full Custom Entwurfsablauf Infineon Technologies Ziel dieses Projektbeitrags war die Bereitstellung eines zentralen und integrierten Constraint Management System f r den Fullcustom Entwurfsablauf das es erm glicht Randbedingun gen Constraints die im gesamten Ablauf des Schaltungsentwurfs zu ber cksichtigen sind in den Entwurfsprozess einzugeben und dort konsistent verwalten und verwenden zu k n nen Urspr nglich waren in den g ngigen Entwurfssystemen keine kommerziellen Werkzeuge zur durchg ngigen Verwaltung von Constraints verf gbar daher sollten im Rahmen dieses Bei trags zun chst ein umfassendes Konzept und ein Prototyp eines zentralen Constraint Management Systems entwickelt werden Nachdem die Firma Cadence f
166. s constrain and generate Paradigma bekannt Dies steht im Gegensatz zu den sonst blichen generate and test Paradigmen bei denen ein vollst ndiger Suchbaum aufgespannt und auf g ltige L sungen durchsucht wird Bei der genauen Betrachtung der Constraint Logischen Programmierung f llt auf dass ge wisse hnlichkeiten zwischen den Aufgabengebiet der CLP und eine Constraint Verifikation vorliegen Insbesondere ist die CLP gut geeignet um einfache Objekte oder Beziehungen zwischen diesen zu beschreiben und auf dieser Menge verkn pfte Regeln zu formulieren Dabei ist der gro e Vorteil der logischen Programmierung dass sich der Entwickler keine Gedanken um die Aufl sung dieser Regeln machen muss da diese vom jeweiligen Constraint Solver automatisch gel st werden Beispiel object id_1 met1 rect object id_2 diff path object id_3 met1 rect object id_4 nplus polygon object id_5 met1 rect object id_6 met1 poly equal X Y object X X_layer X_shape object Y Y_layer Y_shape X Y X_layer Y_layer X_shape Y_shape Im obigen Beispiel werden mit Hilfe der der Prolog Notation entlehnten CLP Sprachsyntax entlehnten Beschreibung sechs Objekte auf unterschiedlichen Layern und mit verschiedenen Formen angelegt Die Regel equal beschreibt z B eine berpr fung auf Gleichheit Im obi gen Beispiel sind zwei Objekte gleich wenn sie sich auf dem gleichen Layer befinden und die gleiche Form besitzen wobei Objekte di
167. s nicht mehr die elektrischen Eigenschaften der Verbindungsleitbahnen nur als zus tzliche parasit re Widerst nde Kapazit ten und Selbstinduktivit ten anzusehen Ein Leitbahn oder Busmodel muss zunehmend auch die Gegeninduktivit ten bersprechen und ggf Skin Proximity und Substrat Effekte mit einbeziehen Das Substrat l sst sich beispielsweise als RC Gitter modellieren und kapazitiv an die Leitbahnen ankoppeln Hierzu wurde ein leit bahnzentrierter auf parametrisierbaren Zellen PCells basierender Flow mit dem Namen Partieller Layout Flow prototypisch entwickelt und in einen Standard Entwurfsprozess integ riert Abschlussbericht Seite 70 Ekompass LEONIDAS 2 3 1 Beitrag 3 1 1 Timing Driven 3D Platzierung IMS Leibniz Universitat Hannover Das Ziel dieses Beitrags ist die Bereitstellung eines prototypischen Werkzeugs fur den phy sikalischen Entwurf dreidimensionaler Integrationstechnologien Es wurde ein Platzierungs verfahren fur Schaltungen entwickelt das Zellen dreidimensional platziert und dabei Timing Driven Aspekte berucksichtigt Die am IMS bereits entwickelte prototypische Implementie rung eines 3D Platzierers wurde um die n tige Funktionalit t erg nzt so dass nun ein Ti ming gesteuertes Platzierungsverfahren vorliegt Eine einfache Form der statischen Timing Analyse wurde implementiert und in den Platzierer integriert Dadurch kann bereits zur Plat zierungsphase das Timing der Schaltung abgeschatzt wer
168. s werden so verbessert und zeitaufw ndige kostspielige Redesigns k nnen vermieden wer den Die von Atmel entwickelte Methodik zur fr hzeitigen Absch tzung von Crosstalkeffekten auf Floorplanningbasis erlaubt schon in der Entstehungsphase des Layouts kritische Stellen hin sichtlich Crosstalkeffekte zu identifizieren und Floorplanvarianten zu vergleichen Nach einer erfolgten Floorplankorrektur k nnen die nderungsbedingten Auswirkungen neu analysiert werden Dies gestattet eine rasche Floorplanoptimierung und vermeidet sp tere wesentlich zeit und arbeitsintensivere Korrekturen an Layouts im fortgeschrittenen Stadium Cadence Durch die enge Kooperation mit den Projektpartnern z B Qimonda bei der Entwicklung des Partiellen Layout Flows konnte Cadence viel Methodik Wissen aufbauen Dieses ist bei der Planung und Weiterentwicklung neuer Produkte von gro er Bedeutung und f rdert die Zu sammenarbeit mit R amp D in USA Dies wiederum st rkt den Standort Deutschland Gleichzeitig wird damit aber auch den Anforderungen der LEONIDAS Partner und des deutschen Mark tes Rechnung getragen Ein Beispiel daf r ist die enge Zusammenarbeit der LEONIDAS Partner mit Cadence R amp D im Bereich Constraint Management Bosch Das von Bosch entwickelte Verfahren zur Erkennung von Einkopplungen von St rungen aus dem Substrat auf empfindliche Elemente erlaubt es die Entw rfe vor endg ltiger Fertigstel lung zu berpr fen und Abhilfe Ma nahmen zu
169. s zur Steuerung des nachfolgend eingesetzten Verdrahtungswerkzeu ges Be i in E o ri Der a T E F Pey a Segment Connection Point Segment Mid point Segment Edge Instance Boundary Polygon A Metall Contact NPLUS Current Share Abb 2 2 5 2 Generierung der Segment und Stromflussgraphen ausgehend von einem gegebenen Pin layout a originales Zelllayout b separiertes Pinlayout c Segmentierung des Pinlayouts Generierung des Segmentgraphen d und daraus transformierter Stromflussgraph e Das Pinlayout wird zun chst in einen Segmentgraphen zerlegt Algorithmus 2 1 Zeile 1 Abb 2 2 5 2b d aus dem anschlie end ein topologischer Stromflussgraph abgeleitet wird Algorithmus 2 1 Zeile 2 Abbildung 2e Das freigeschnittene Pinlayout 2b wird dabei zu n chst vertikal d h ber die Ebenengrenzen Layer hinweg in Layoutsegmente der gege benen Gr e dsp zerschnitten 2c Jedes geschnittene horizontale Polygon in einem Layer der Einzelsegmente wird anschlie end an den Segment Verbindungspunkten mit seinen geographischen Nachbarsegmenten verbunden 2d wobei jede dieser Verbindungen einer Kante in dem zu generierenden Segmentgraphen entspricht Der Stromflussgraph wird an schlie end aus dem Segmentgraphen abgeleitet indem man f r jedes Segment 1 ausge hend von den Segment Mittelpunkten die horizontalen und vertikalen bergangswiderst nde zu allen benachbart
170. sagen von Caden ce und Termine f r die geplante Implementierung vor eine bersicht ber diese und auch andere bereits implementierte Punkte zeigt die folgende Tabelle vgl Berichte zu den Mei lensteinen M2 und M3 vom 31 08 2006 und vom 28 02 2007 Anzeige des verwendeten Constraint Satzes IC 6 1 0 v w hrend der Schaltplaneingabe Editierbarkeit der Constraints f r Layouter IC 6 1 0 v auch zum Informationsaustausch Unterst tzung verschiedener Schaltungskon IC 6 1 0 v figurationen CPH 6 1 2 Q4 2007 C 6 1 0 y IC 6 1 2 PDK spezifische Anpassungen Beibehaltung der logischen Gruppen IC 6 1 2 Losung fur Konflikte wahrend Update Layout IC 6 1 2 Constraints Zuruckschreiben der Layout Constraints in IC 6 1 2 den Schaltplan Constraint feine Archivie rung Vollst ndige undo Moglichkeit fur IC 6 1 x Constraint Anwendungen in Schematic und Layout Speicherung des bei der Layoutgenerierung IC 6 2 0 need release verwendeten Schematic und Constraint Views Priorisierung von Constraints offen Constraint LVS Tool 1 Vergleich Schematic Layout IC 6 1 0 2 Extraktion fur Sign Off IC 6 Assura Zusammenfassung Das Ziel dieses Beitrags die Bereitstellung eines zentralen durchgangigen Constraint Management Systems fur den Fullcustom Entwurfsablauf wurde erreicht Von der Formulierung konkreter Anforderungen an solch ein System bis zur Bereitstellung eines Prototyps der im wesentli
171. schlussbericht Seite 19 Ekompass LEONIDAS 2 1 2 Beitrag 1 1 2 Metrik fur die Wahrscheinlichkeit von Crosstalk Effekten Referenzsimulation von kritischen Pfaden und Netzen unter Berucksich tigung von Crosstalk Infineon Zur berpr fung der Schaltungen auf leitungsgebundene St reinfl sse die speziell in der Automobiltechnik f r sicherheitskritische Anwendungen unerl sslich ist wurden zur Ber ck sichtigung der unvermeidbaren Leitungskopplungen in integrierten Schaltungen Methoden zur Vorhersage von Crosstalk Effekten entwickelt die es erm glichen den realistischen Worst Case Crosstalk zu finden und die Wahrscheinlichkeit des Worst Case Crosstalks bzw dessen prozentuale Abstufungen unter Ber cksichtigung von Proze schwankungen abzu sch tzen Des Weiteren wurden eine neue Methode entwickelt die es erm glicht unm gli chen Crosstalk False Noise auch f r eine gr ere Anzahl von Aggressoren in k rzerer Zeit zu detektieren und damit von der weiteren Analyse und Optimierung auszuschlie en Um die entwickelten Methoden gegen ber dem Geschehen auf Silizium abzusichern wurden Test und Me schaltungen entwickelt um Crosstalk zu provozieren und auszumessen Hierbei wurde besonderer Wert auf die Genauigkeit der Messung und Toleranz gegen ber Pro ze schwankungen gelegt Unter Crosstalk ist hier das kapazitive bersprechen zwischen benachbarten Leitungen zu verstehen Ein neues Delay Measure welches Crosstalk und dessen Wahrsc
172. siert ab Dieses single user interface erleichtert den Umgang mit den Werkzeugen hilft bei der Fehlervermeidung und f hrt durch die schnellere Umsetzungsmoglichkeiten zu verk rzten Design for Testability DfT Entwurfszeiten In CatRacer wurden drei Flows Standard Packager und Integrator Flow implementiert Jeder dieser Flows unterstutzt dabei die Einbindung und die Schnittstellen der Timing Aware Test Point Insertion Dies geschah in enger Zusammenarbeit mit dem Arbeitspaket 3 1 3 Timing Aware TPI in DfT Verdrahtungen da die zu entwickelnden Flows und Interfaces auf die Toolentwicklung des Beitrags 3 1 3 abgestimmt durchgefuhrt wurden Auch wurde innerhalb dieses Projektes ermittelt ob schon vorhandene Design Tools in die Entwicklung dieses NXP Design Flows eingebunden werden k nnen Daf r wurde eine Machbarkeitsstudie durchgefuhrt Es wurden Vorgaben definiert welche moglichst erfullt werden sollten und das in Betracht kommende Softwareprodukt wurde mit Hilfe von 3 Testcases verifiziert und gepruft Die Ziele dieses Projektes das Schlie en von Entwurfsl cken die Verbesserung des inter nen DfT Flows und die Reduktion der Testmuster konnten zusammen mit der Aufgabe 3 1 3 realisiert werden Abschlussbericht Seite 98 Ekompass LEONIDAS 2 3 6 Beitrag 3 2 3 Leitbahnextraktion im Designflow Cadence Design Systems Durch die wachsende Komplexitat Miniaturisierung und Arbeitsfrequenzen im Gigahertz Bereich ste
173. ssvariationen auf weisen als andere Peak Detector Schaltungen und dass die Korrelation zwischen Bauele mentpaaren einen signifikanten Einfluss auf die Robustheit aus bt Die Einstellung der Bau elementgr en bewirkt nur eine moderate Verbesserung dieser Robustheit und muss sehr sorgf ltig durchgef hrt werden SOP ew oa ee a OMEA 6 LISBM LISB XS A LISB XL d 1 1 9 7 5 400 500 600 700 800 900 1000 HL delay standard deviation of mean Abb 2 1 2 6 DLL Buffer LISB und Einfluss von Prozessvariationen auf das induzierte Delay Abbildung 2 1 2 3 18 zeigt den Einfluss der Variationen auf das Delay des DLL Buffers bei einer high to low HL Transition Der Einfluss der Variationen wurde ber den ganzen Wer tebereich der Delays durchgef hrt um die Region zu finden die die Robustheit maximiert Der Buffer wurde in einer verketteten Konfiguration getestet und der Delay wurde bei 50 Schaltschwelle gemessen Um den Einfluss von Bauelementgr en auf die Robustheit zu bewerten wurden drei Layouts verschiedener Gr e generiert kompakt XS medium M und gro XL Wie in Abbildung 2 1 2 3 dargestellt h ngt die Standardabweichung stark von dem induzierten Delay ab Die Robustheit ist maximal f r ein minimales Delay oder einer maximalen Vorspannung Vpn und nimmt mit steigendem Delay rapide ab In dem Bereich geringer Werte f r das Delay wird die beste Robustheit beim Layout M erreicht
174. stalk Werte abzusch tzen Dar ber hinaus wurde eine neue Methode entwickelt die es erm glicht un m glichen Crosstalk False Noise auch f r eine gr ere Anzahl von Aggressoren in k rze rer Zeit zu detektieren und damit von der weiteren Analyse und Optimierung auszuschlie en Zur Absicherung der entwickelten Methoden wurden Test und Mess Schaltungen entwickelt um Crosstalk zu provozieren und auszumessen Hierbei wurde besonderer Wert auf die Ge nauigkeit der Messung und Toleranz gegen ber Prozess Schwankungen gelegt Durch die Vielzahl der Leitbahnen und damit der m glichen Kopplungen zwischen ihnen werden Netzlisten mit extrahierten parasit ren Elementen fur heutige und erst recht zuk nfti ge Schaltungen sehr umfangreich wenn mit ihnen zum Beispiel Crosstalk analysiert werden soll Es wurden zwei verschiedene Verfahren zur Reduzierung dieser Komplexit t bei der Extraktion entwickelt die sich die Kenntnis der sp teren Analysen zu Nutze machen um einen guten Vereinfachungsgrad zu erzielen Der besondere Nutzen der erzielten Methoden liegt darin dass auch auf Basis der reduzierten Netzlisten die Analysen ohne Genauigkeits einbussen durchgef hrt werden k nnen Die Arbeiten zum Schwerpunkt Prozessvariationen besch ftigen sich mit der Problematik der unvermeidbaren Schwankungen w hrend des Herstellungsprozesses Diese machen sich aufgrund immer kleiner werdenden Strukturgr en und zunehmender Schaltungskomplexit t zunehmend a
175. t die Leitungen quadratische Abmessungen und damit nicht mehr praktisch auftretenden L ngen aufweisen kann unseres Erachtens die Absch tzung als sehr gut erachtet werden Die L nge entspricht der Leitungsbreite Abschlussbericht Seite 63 Ekompass LEONIDAS Formel 4 und 5 Formel 3 und 5 Formel 3 4 und 5 Differenz 4 bo bo 1 2 1 4 1 6 1 8 Abstand L nge Abb 2 2 4 11 Absch tzung der Gegeninduktivit t Bei der Absch tzung der Gegeninduktivit ten hat sich eine Kombination der Formeln 3 bis 5 als sinnvoll erwiesen Bei der Analyse werden zwei Leitungen betrachtet die minimalen Abmessungen aufweisen Die Kombination der drei Formeln weist eine maximale Abwei chung der Ergebnisse von 7 5 auf Dies kann unseres Erachtens als ausreichend angese hen werden berpr fung der Leitungssymmetrien Die Ergebnisse einer parasitensymmetrischen Verdrahtung die von PARSY angestrebt wird k nnen durch das Einf gen von Leitungen bzw anderen Layoutstrukturen nach der Verdrah tung verschlechtert werden Aus diesem Grund ist es notwendig die M glichkeit zu schaffen Leitungssymmetrien berpr fen zu k nnen Im Rahmen der Arbeiten wurde ein Verifikati onsprozess implementiert der auf den kommerziellen EDA Werkzeugen der Firma Cadence basiert Die Definition der erw nschten Eigenschaften Constraints einzelner Netze erfolgt meistens bereits w hrend des Entwurfs des Schaltbildes s
176. t gesteuert durchzuf hren Das im Vorg ngerprojekt LEONIDAS entwickelte Pinanschlussmodel konnte dahingehend erweitert werden dass nun auch stromdichtegerechte Mehrfachanschl sse bei beliebig komplexen Pingeometrien Ber cksichtigung finden Weitere Einzelheiten k nnen den unten abgedruckten Einzelberichten entnommen werden Abschlussbericht Seite 40 Ekompass LEONIDAS 2 2 1 Beitrag 2 1 1 Constraints fur Analoglayout Bosch Um bei heutigen Entwicklungen die Funktionalitat und die Zuverlassigkeit eines integrierten Schaltkreises IC zu sichern sind Verifikationswerkzeuge erforderlich die alle relevanten Entwurfsrandbedingungen engl Constraints unabhangig von den eingesetzten Werkzeu gen und der jeweiligen Entwurfsphase berucksichtigen Dabei wird durch die steigende An zahl von Bauelementen eine automatische Berucksichtig und Verifikation von Randbedin gungen im Design immer wichtiger Die meisten der heute verf gbaren Verifikationswerkzeuge fur den IC Entwurf konzentrieren sich allein auf die schnelle Bearbeitung weniger einfacher Verifikationsaufgaben Demge genuber ist es insbesondere fur die Verifikation von analogen und mixed signal ICs beson ders wichtig eine Vielzahl von komplex zusammenh ngenden Randbedingungen zu ber ck sichtigen F r diesen Zweck ist eine Vernetzung gewonnener Einzelverifikationsergebnisse zur Bearbeitung komplexer Verifikationsaufgaben notwendig welche sich aber mit bisherigen Verifikationsa
177. t werden Der zweite Aspekt stellt die Entwicklung von zwei Verfahren dar um die Bestimmung der statistischen Einfl sse auf das Schaltkreisverhalten zu beschleunigen Das Ziel der Erweiterungen in GEO2D und GEOS3D ist es bei Monte Carlo Simulationen das Einlesen von gro en Layouts f r jede Konfiguration zu vermeiden und stattdessen die ge speicherten Daten in der Datenstruktur zu ndern Die Arbeiten gliedern sich in die folgenden zwei Schritte e Entwurf und Implementierung einer Grammatik f r GEO2D und GEO3D die die Voraussetzungen zur Beschreibung von Prozess Variationen schafft e Erweiterung der Schnittstelle von GEO3D um umfangreiche Funktionen zur Interpre tation der oben genannten Grammatik Abb 2 1 5 1 GEO3D Datenfluss Die neu entwickelte Grammatik ist in den beiden Dateien Layout _Modul und Tech Modul spezifiziert Geometrische Informationen sind dabei im Layout Modul abgelegt w hrend technische Informationen in dem Tech_Modul zusammengefasst werden Um die erweiterte Grammatik intern in GEO3D abbilden zu k nnen wurde die Datenstruktur des Pr prozessors entsprechend angepasst Zur Verarbeitung der modifizierten Datenstruk tur durch GEO3D wurden die folgenden drei Kernfunktionen bereitgestellt e Boolsche Operationen e Skalierungsfunktionen e Kantenspezifische Skalierung Zur Untersuchung des Einflusses der Prozessschwankungen wird h ufig die Monte Carlo Methode MCM benutzt Sie
178. tand und einer Kapazit t modellieren lassen die jedoch von den Werten horizontaler Ver bindungen abweicht Unter diesen Annahmen l sst sich das Elmore Delay f r einen Pfad in dem ein ICV enthalten ist ebenfalls einfach formulieren Abb 2 3 1 2 zeigt ein Netzmodell mit einem ICV Gleichung 3 beschreibt das zugeh rige Elmore Delay Toc zwischen Trei berzelle A und der Zelle C unter Ber cksichtung der Charakteristika des ICV R wireB CioadB a ONE Rwirec2 Cwirect Cicv Cwirec2 Cloaac Abb 2 3 1 2 Netz mit ICV Type Rariver Cwires CioadB Reriver T Rari CwireC1 Rariver T Ryirec1 T Rrcy j Cicy 6 Rariver Rwirec Ricv Rwirec2 Cuwirec2 Cloaac Anhand des Slacks kann erkannt werden welche Teile des Entwurfs timingkritisch sind Fur diese Netze muss die Platzierung entsprechend angepasst werden Es wird ein Verfahren angewendet welches zusatzliche Krafte einfuhrt Diese Krafte werden als Pfadkrafte be zeichnet sie wurden bereits im Projekt LEONIDAS erforscht und konnen direkt auf die drei dimensionale Platzierung angewendet werden Die Gr e der Pfadkrafte ist abh ngig vom Slack Abschlussbericht Seite 72 Ekompass LEONIDAS Ergebnisse Abb 2 3 1 3 Legalisierte 3D Platzierung der Schaltung primary1 Abb 2 3 1 3 zeigt ein typisches Ergebnis des entwickelten 3D Platzierungswerkzeugs Die eingefugten ICVs sind rot dargestellt platziert wurde die Benchmarkschaltung primary1
179. teil als Sammelwanne f r Elektronen realisiert wird ohne eine sonstige Schaltungsfunktion zu erf llen Aus diesen Vereinfachungen folgt dass die Genauigkeit des Verifikationstools begrenzt ist und wahrscheinlich h chstens im Bereich einer Gr enordnung liegt was aber f r sp tere praktische Anwendungen vernachl ssigbar ist da mit dem vorgestellten Verfahren alle kriti schen NPN Substrattransistoren sicher erkannt werden k nnen Modell Zur Verwendung in einem Verifikationswerkzeug wird der gemessene Transferkoeffizient a parametrisiert Da die Messung bei diskreten Abst nden x durchgef hrt wurde und in einem begrenzten Bereich des e gemessen wurde wird aus den Messungen ein Fitmodell a x le gebildet Der in das p Substrat injizierte Strom wird vom Schaltungsentwickler vorgegeben ebenso wird der Emitter des NPN Transistors im Layout identifiziert Die Checkroutine bestimmt dann den Abstand x vom Emitter zur Kollektorwanne bestimmt den Kollektorstrom Ic a x le le und bewertet ob dieser Kollektorstrom Uber einem Schwellwert liegt Ist dies der Fall so soll die entsprechende Kollektorwanne im Layout als potentieller Fehlerfall mar kiert werden Die St rung einer benachbarten Leitung ist im Fall der vorliegenden Technologie abh ngig von der Temperatur dem injizierten Emitterstrom dem Abstand von St rer Emitter und Opfer Kollektor Der beim Kollektor ankommende St rstrom Ic ist dabei proportional zum Emitterstrom e und
180. tive Elemente bis hin zu Schal tungsbl cken den Abschluss bilden wurde vorher nicht berichtet Diese Schaltungsbl cke injizieren teilweise insbesondere unter automotive typischen Bedingungen direkt Strom in das Substrat das je nach Layout die Funktion einer zus tzlichen meist st renden Leit bahn bernehmen kann Diese Effekte wurden in LEONIDAS ebenfalls ber cksichtigt Es gab bereits kommerzielle Tools die den schlechtesten Fall Worstcase von Crosstalk Effekten berechnen Man sollte damit angeben k nnen ob ein gegebener Chip in seiner Abschlussbericht Seite 7 Ekompass LEONIDAS Funktion durch Crosstalk so gestort sein kann dass seine Funktionalitat nicht mehr gewahr leistet ist Seit solche Tools in der industriellen Praxis eingesetzt wurden sahen sich die De signer aber mit einer schier unlosbaren Aufgabe konfrontiert Typischerweise wurden hun derte oder gar tausende von Schaltpfaden als kritisch oder verletzt gemeldet Leider wurde die ungeheure Anzahl moglicher Risiken von diesen Werkzeugen nicht naher untersucht Sie konnten auch nicht alle oder nur unter gro em Aufwand korrigiert werden um nicht eine ver z gerte Produktfertigstellung zu riskieren Eine Sortierung und Quantifizierung der einzelnen Zeitverletzungen nach ihrer Schwere und Wahrscheinlichkeit war leider nicht verf gbar Er schwerend kam hinzu dass das Ausma der m glichen Verletzungen sehr stark gegen ber kleinen Ver nderungen physikal
181. tlichen gegeben alle wichtigen Arten von Nebenbe dingungen werden standardm ig vom System unterst tzt Dar ber hinaus ist aber auch die Definition zus tzlicher anwenderspezifischer Constraint Typen und deren Verwaltung und Verwendung im zentralen Constraint Management System m glich e Export und Import von Constraints API Eine der wichtigsten Anforderungen an ein Constraint Management System die im Rah men des Projektes erarbeitet wurden ist die Bereitstellung einer offenen Programmier schnittstelle API Application Programming Interface die ein Ein und Auslesen aller Constraint Informationen und somit auch eine Wiederverwendung der einmal spezifizier ten Nebenbedingungen zu einem sp teren Zeitpunkt oder eine Anbindung von Werkzeu gen anderer Anbieter Third Party Tools erm glicht Bei dem von der Firma Cadence angebotenen Constraint Management System wurde diese Anforderung bereits implementiert es wird eine Anzahl von Funktionen bereitge stellt die einen vollst ndigen komfortablen Zugriff auf alle Informationen der Constraint Datenbasis mittels Skill Prozeduren erm glichen erzeugen ndern l schen Die Schnittstelle ist so implementiert dass jedes Constraint abgesehen von einer Konvertie rung des Datenformates von jedem beliebigen Werkzeug anderer Anbieter verwendet werden kann Abschlussbericht Seite 51 Ekompass LEONIDAS F r den gr ten Teil unserer sonstigen Anforderungen liegen konkrete Zu
182. tstart war bekannt dass die sich abzeichnenden Probleme durch Leitbahneigenschaften auch Auswirkungen auf die Entwurfsmethoden haben mussten Auch in der ITRS Roadmap von 2003 1 die die Entwicklungen im Bereich der Halbleiter entwicklung beschreibt wurden als Herausforderungen f r den Entwurf von Schaltungen in 65 nm Technologien bis 2009 und dar ber hinaus genannt Wachsendes Missverh ltnis von Leitbahn Performance zu Bauteil Performance Verbesserung der Vorhersagbarkeit von Leitbahnmodellen Beherrschung von Prozess Schwankungen Vereinigung von Interconnect Planning und Synthese Neue Leitbahn Konzepte wie 3D Technologien Auch die zahlreichen Ver ffentlichungen der letzten Jahre vor Projektbeginn best tigten die Bedeutung der in LEONIDAS behandelten Themen Sie zeigten aber auch dass in diesem Gebiet noch Basisarbeiten zu leisten war Diese durften nicht nur akademischer Natur sein wie vorher sondern richteten sich an praktischen Anforderungen der Hersteller aus Die ge rade von kleineren Softwarefirmen in durchaus reichem Umfang angebotenen Werkzeuge wurden dem Bedarf der industriellen Praxis nur selten gerecht Das vorhandene Angebot an EDA Werkzeugen deckte den Bedarf der Industrie nicht ab Au erdem blieben bei all diesen Aktivit ten die speziellen Probleme der europ ischen und insbesondere der deutschen Halb leiterindustrie im Wesentlichen unber cksichtigt Hersteller von Hochtechnologieprodukten waren deshalb weitgehend dazu
183. tzen Letztere Information wird dann zur selektiven Steuerung der Extraktion der parasit ren Elemente verwendet Der Ablauf bewegt sich damit berwiegend au erhalb des g ngigen Standard Design Flows Das Ziel ist letztendlich wiederum eine Netliste zur Eckwert oder Monte Carlo Analyse Der Vorteil des Verfahrens zur selektiven Extraktion liegt in der Minimierung der produzierten Datenmenge Des Weiteren ist es innerhalb des Verfahrens auch m glich die Monte Carlo Analyse auf die Leitbahnparameter auszudehnen Ein Nachteil gegen ber dem ersten Verfahren ist die Be rechnung der Sensitivit ten bei idealen Bedingungen was im Falle nicht linearer Abhangig keiten zu gr eren Fehlern im Vergleich zur selektiven Reduktion f hren kann Abschlussbericht Seite 30 Ekompass LEONIDAS Selektive Reduktion Selektive Extraktion schematic simulation amp sens ana simulation one case sensitivity analysis parasitic extraction extraction critical parasitics reduction reduced netlist multiple multiple simulations simulations results results Abb 2 1 3 1 Flows fur selektive Reduktion und selektive Extraktion Die Genauigkeit an einem realen Beispiel ist in Abb 2 1 3 2 dargestellt Darin bezeichnet RCC eine Simulation mit Widerstanden und voll gekoppelten Kapazitaten RED die Simulati on mit einer per selektiven Reduktion gewonnen Netzliste ADDR und EX bezeichnen die Simulationen am Anfang und am Ende des Flows der selekti
184. und Beitr ge Die Projektergebnisse wurden in den Meilensteinberichten detailliert dokumentiert und zwi schen den Projektpartnern ausgetauscht Dabei wurden die Zeitpl ne bis auf kleine Verz ge rungen weitgehend eingehalten Regelm ige Treffen der Partner auf AP und Projektebene stellten die Zusammenarbeit innerhalb des Projektes her Auch zwischen einzelnen Partnern fand eine F lle von Treffen zu verschiedenen Themen wie dem Constraint Management der parasitensymmetrischen Verdrahtung und der Behandlung von Variationseffekten statt Dar ber hinaus beteiligte sich LEONIDAS aktiv an Kooperationstreffen und workshops mit anderen Ekompass Projekten Abschlussbericht Seite 6 Ekompass LEONIDAS Hier haben sich neue Kooperationen in Zusammenarbeit mit den Projekten DETAILS und LEMOS ergeben die zu einem Change Request im Projekt DETAILS gef hrt haben Au er dem konnte eine in DETAILS entwickelte Schnittstelle zu einem 3D Solver in LEONIDAS genutzt werden um uber das geplante Ma hinausgehende L sungen zu finden Wegen der Umbenennung der Philips Semiconductor GmbH in NXP und der Ausgliederung der Memory Products Abteilung von Infineon zu Qimonda waren zur Laufzeit des Projektes formale nderungen erforderlich die sich nicht auf die Inhalte auswirkten Inhaltliche nde rungen ergaben sich im Verlauf des Projektes durch die Ank ndigung eines kommerziellen Constraint Management Systems der Firma Cadence Die Inhalte der Beitr
185. und die Stan dardabweichung ist kleiner als 7 des Erwartungswertes ungef hr 5 ps als absoluter Wert Es kann festgehalten werden dass das gr te Layout nicht das robustesten ist au er im Bereich gro er Delaywerte wo allerdings die Verbesserung der Robustheit gegen Variatio nen vernachl ssigbar ist Um die gr te Robustheit zu erreichen muss der Entwurf des DLLs das Delay jeder Stufe minimieren und daher die h chstm gliche Anzahl an Stufen verwenden die in das Zeitfenster T er passen Abschlussbericht Seite 27 Ekompass LEONIDAS m T oo an N Oa gi on Delay standard deviation of mean es oO ow 300 600 Pe 400 Vu m e Rise time ps Abb 2 1 2 7 Schmitt Trigger mit steuerbarem Schwellwert und Simulationsergebnisse bezuglich der Robustheit Triggerschaltungen die in einem hochauflosenden Framework fur Messungen verwendet werden sollten sowohl prazise Schwellwert gesteuert schalten als auch die geringste Ab hangigkeit des Delays von Eingangs Anstiegsrate und Prozessvariationen besitzen In die sem Zusammenhang wurden einige Schmitt Trigger und Komparatorschaltungen analysiert Die gr te Robustheit gegen Variationen wurde durch die Schaltung in Abbildung 2 1 2 4 erreicht Eine weitere Untersuchung zielte darauf ab den Trigger Schwellwert zu ermitteln der die Robustheit maximiert Hierzu wurden Simulationen durchgef hrt die den gesamten Bereich der moglichen
186. ungen nicht ber cksichtigt Die Beschreibung des passiven Treibermodells erfolgt mittels eines Widerstands R nach Masse Das nichtlineare Verhalten des Treibers bei Einkopplung wird durch die Verwendung eines parameterabh ngigen Wertes f r Rp nachgebildet Dieser wird in Abh ngigkeit vom aktuellen Zustand des betrachteten Treibers ermittelt Die zur Charakterisierung der Zust n de verwendete Gr e ist der Treiberstrom in Abh ngigkeit von der Eingangs als auch der Ausgangsspannung des Treibers Hierf r wird auf den Vorschlag von 36 zur ckgegriffen und im Vorfeld eine einmalige Charakterisierung der verwendeten Treiberzellen durchge f hrt Abschlussbericht Seite 85 Ekompass LEONIDAS a Nachbildung des Treiberverhaltens unter Verwendung von zustandsabhangigen linea ren Elementen zur Modellierung der Koppeleinflusse Aggressor hr Aktiver 7 R gt 5 Treiber AA Ike gt li CaL Oo ineare O Opfer I Treibermodellierung u u l Passiver Treiber b berlagerung der eingekoppelten Signale und der ungest rten Signal bertragung ei nes Treibers zu einem resultierenden Signalverlauf Superposition P ay u u t t berlagerung von Signalubertragung und Einkopplung t Abb 2 3 4 1 Treibermodellierung unter Verwendung linearer Elemente Modellgultigkeit Bei den Untersuchungen zur Modellgultigkeit wurden die Verzogerungszeit und die Flanken dauer auf Basis eines Busmodells inklusive der Tr
187. unterschiedlichen Technologien um spannungsgesteuerte Oszillatoren aus real gefertigten Produkten VCO und um ein kleines digitales Multiplizierer Halbaddierer Design Muha Insgesamt zeigte sich dass bei den vorliegenden Schaltungs und Technologievarianten die Abschlussbericht Seite 34 Ekompass LEONIDAS durch Interconnect Schwankungen induzierten Performance Variationen noch vergleichs weise klein sind insbesondere im Vergleich zu den bekannten aufgrund von Schwankungen der Bauelementeigenschaften entstehenden Variationen Zu beachten ist aber dass Ergeb nisse dieser Art stark technologie und schaltungsabhangig sind und daher weitere systema tische Untersuchungen insbesondere in Technologien mit kleineren Strukturgr en not wendig sind case mente Interconnect IFX 90nm 59000 0 30 IFX 90nm 420000 2 20 VCO QAG 70nm 100000 0 98 2 89 Tab 2 1 4 1 Ergebnisse der Monte Carlo Schaltungssimulationen Im Laufe dieser Beispielanalysen zeigte sich auch dass nicht die RC Extraktionen selbst der rechenintensivste Teil der Analyse sind sondern eher die auf den resultierenden Variations Netzlisten aufbauenden nachfolgenden Monte Carlo Schaltungssimulationen Es wurde da her im Rahmen von LEONIDAS auch nach M glichkeiten gesucht hier Alternativen und beschleunigte Verfahren bereitzustellen Einerseits wurde eine Methode implementiert die aus den hergeleiteten statistischen Infor mationen auf intellige
188. ur 1x durchf hren DD Wenn kritische Verbindungsleit FE 2 bahnen amp Busse bereits im Front End ber cksichtigt und optimiert wurden Tape Out Abb 2 3 6 2 Integration des Partiellen Layout Flows links in den Cadence Flow rechts Abschlussbericht Seite 100 Ekompass LEONIDAS Flow Validierung Zur Validierung und Qualifizierung des Flows wurde ein einfaches HF Beispiel LNA auf einem generischen Cadence Prozess Design Kit GPDK aufgesetzt Das GPDK enthalt alle relevanten Daten einer generischen Technologie Die vier kritischsten Leitbahnen des LNA s d h die langen d nnen Verbindungsleitungen vom LNA Ein Ausgang zu benachbar ten Schaltungsbl cken und zu den On Chip Spulen wurden hierf r als PCells modelliert und die entsprechenden Symbole im Schematic eingef gt Es wurden typische LNA Charakteristika Verst rkung PSS NF an drei F llen simuliert das Schematic ohne die Ber cksichtigung von Leitbahnen Abb 2 3 6 3 links d h nur ideale Drahtverbindungen un genauster Fall das Schematic mit den eingef gten PCell Leitbahnen Abb 2 3 6 3 mitte und das vollst ndig extrahierte Layout Abb 2 3 6 3 rechts Letzteres diente als Referenz h chste Genauigkeit Es konnte gezeigt werden dass alleine durch das Ersetzen der vier Kritischsten Verbindungsstrukturen erheblich genauere Resultate erzielt werden k nnen Die Simulationszeiten im Vergleich zum Schematic mit idealen Drahtverbindungen erh hen s
189. utomatismus muss dabei der Abstand zum auftretenden Peak und die H he des IR drop ber cksichtigt werden Der zweite Ansatz sieht nach einem hnlichen Prinzip vor bereits w hrend der Schaltungsentwicklung ausschlie lich die kapazitiven F llzellen zu verwenden Diese L sung birgt den Nachteil dass durch den hohen prozentualen Anteil der speziellen Decap Zellen die Ausbeute nachhaltig reduziert werden k nnte Daher verwendet man die Resultate der IR drop Analyse bei diesem Ansatz dazu in Bereichen in denen der auftre tende dynamischen IR drop gering ausf llt oder wenig schaltungsrelevant ist die vorhande nen kapazitiven F llzellen wiederum gegen Standard F llzellen zur ckzutauschen Aus den Untersuchungen lassen sich entsprechenden R ckschl sse f r die Weiterentwick lung geeigneter Decap Zellen Bibliotheken ziehen was wichtig f r die optimale Auswahl und Platzierung von St tzkondensatoren ist Auf Basis der Simulationsergebnisse konnten die beiden geeigneten Platzierungsmethoden ausgew hlt und dann auf einigen realen Design daten untersucht werden Die Untersuchungen haben gezeigt dass eine hohe Kapazit t notwendig ist um signifikante nderungen erreichen zu k nnen In der Praxis ist es h ufig nicht m glich die ben tigten Kapazit ten direkt an dem auftretenden IR drop Peak platzie ren zu k nnen Somit muss eine optimale an das Design angepasste und weitestgehend automatisierte Auswahl eines St tzkondensators in Fo
190. variationen Folgerungen f r reale Lay outdesigns 08 06 Verifikation von Constraints und der Sicherstellung der Datenkonsistenz in der Constraint Datenbasis sowie Spezifikation der zu untersuchenden Platzierungsme thoden 02 07 Verwaltungsmethodik f r wechselwirkende Constraints und der strukturerkennungs basierenden Constraint Erzeugung Untersuchung und Bewertung der verschiedenen Platzierungsmethoden 08 06 Constraint gef hrte Platzierung und Verdrahtung und Erweiterung der Schnittstelle f r Modulgeneratoren zamm ozor on SSS 3 1 00 02106 Neue Konzepte irleibahnzentierie Entwurswerzeuge za mm2 02107 Forschungsergebnisse zu neuen eitbahnzentierten Entwurlswerkzeugen 32mm 02106 _ Konzepte forletbahnentierte Designfows 32 02 02107 Funktion von ltbahnzentrierten Designflows Beitrags Meilensteine Meionsteim Datum Titel OOOO p 02 06 Einfluss der Minorit tsladungstr ger im Substrat auf empfindliche Bosch Leitungen 02 07 Methode zur Definition von Bereichen im Layout die gegen ber Bosch unerw nschten St rungen durch Minorit ten gesch tzt sind Abschlussbericht Seite 109 Ekompass LEONIDAS Mellenstein Datum ri partner 02 06 Entwicklung der grundlegenden Algorithmen amp Modelle und De Infineon monstration dieser anhand eines kleinen Designs Pflichtenheft fur die Simulationseinheit die Praperationseinheit und die interne amp externe Schnittstellen der Referenzsimulation und erster Demo
191. ven Extraktion Die Messgr e Duty Cycle ergibt sich als Quotient der gemessenen Zeiten T1 und T Insgesamt ergibt sich eine gute bereinstimmung der Resultate in beiden F llen ROC RED ADDR 15199 9000 144067 2089 38495 2 500 2 492 2 515 2 486 1 238 1 232 1 244 1 226 Duty cycle 49 52 49 44 49 34 Abb 2 1 3 2 Messresultate f r DDCC Der Laufzeitgewinn ergibt sich durch die wiederholte Nutzung der weniger komplexen Netz listen unter anderen Randbedingungen Abb 2 1 3 3 zeigt die Gesamtlaufzeit einer Eckwert analyse mit 16 F llen Wie zu sehen ist kann diese Laufzeit durch Einsatz eines der beiden Flows um ungef hr den Faktor 3 reduziert werden Abschlussbericht Seite 31 Ekompass LEONIDAS Au ul o prar c Sen RCC flow RED flow Abb 2 1 3 3 Laufzeit Eckwertanalyse fur DDCC Eine weitere Moglichkeit ist die Einsatz der Flows mit dem Ziel einer Monte Carlo Analyse Ein entsprechender Einsatz wird im nachsten Beitrag vorgestellt In LEONIDAS wurde also ein Werkzeug entwickelt mit dem die Effizienz der Schaltungsimulation fur komplexe und lang laufende Analysen signifikant gesteigert werden kann Monte Carlo Analysen unter Einbeziehung von Layout extrahierten Netzlisten werden durch die im Beitrag entwickelten Methoden erst moglich Abschlussbericht Seite 32 Ekompass LEONIDAS 2 1 4 Beitrag 1 2 1 Silicon View basierte Extraktion und stochastische Pro
192. von der unabh ngigen Behandlung einer jeden Aggressor und Victim Netzkopplung Zeit oder Logikwechselbeziehungen die bestimmte Schaltszenarien unm glich machen werden einfach ignoriert Industrieapplikationen vermeiden die gr bsten Schnitzer indem sie die offensichtlichsten primitiven Logikkorrelationen von Einzelinvertern und Buffern ausfiltern Dieser erste Ansatz ist jedoch weit davon entfernt das Problem zu friedenstellend zu l sen False Noise verzerrt nicht nur die Analyse von Crosstalk bzgl der Stelle wo Crosstalk auftritt sondern auch die im Pfad nachfolgenden Zellen Die Auswirkung dieser Fehlerfortpflanzung h ngt von der Art des Crosstalk ab W hrend Crosstalk Noise durch nachfolgende Zellen ged mpft werden kann wird Crosstalk Delay nicht einfach verschwinden sondern summiert sich auf bzgl der Pfadlaufzeit und des Slack Falsch berechnete nderungen des Slew infol ge von Crosstalk st ren sogar die Analyse der nachfolgenden Zellen im Pfad und letztendlich die Timing Check Analyse Vor einiger Zeit wurden neue Algorithmen vorgeschlagen die diese komplizierten Logik und Zeitabh ngigkeiten ber cksichtigen um False Noise zu detektieren und die maximal reali sierbare Aggressorkombination Maximum Realizable Aggressor Set MRAS zu finden 11 12 13 Diese Ans tze wurden aber bisher von der Industrie nicht umgesetzt Der we sentliche Grund liegt in der NP vollst ndigen Natur des eigentlichen Problems Daher sind Heurist
193. w how verwendet um die Weiterentwicklung der Corner Stitching basierten Daten Abschlussbericht Seite 103 Ekompass LEONIDAS strukturen sowie einer nicht orthogonalen Verdrahtung durchzufuhren Beide Themen zahlen zu den aktuellen Forschungsthemen Au erdem gehen die Ergebnisse unmittelbar in die Inhalte von Vorlesungen und bungen ein wodurch Studenten Zugang zu neuesten Forschungsergebnissen erhalten Drei Promo tionen und 18 Studien und Diplomarbeiten am IMS stehen in unmittelbarem Zusammenhang mit dem Projekt LEONIDAS Infineon Die entwickelten Designflows zur selektiven Reduktion und Extraktion steigern die Perfor mance komplexer Simulationen signifikant Dies soll in Zukunft f r entsprechende Analysen innerhalb des Qimonda Design Flows ausgen tzt werden Ziel ist eine selbst ndige Anwen dung durch die Designer unterst tzt durch eine m glichst weit gehende Automatisierung der Verfahren Je nach Ziel der Analyse kann eine der beiden Varianten oder sogar eine Mi schung beider Methoden eingesetzt werden Bei Infineon ist eine weitere Nutzung innerhalb des ivarex Flows zur Bestimmung des Enflusses von Interconnect Variationen geplant Der Interconnect Variations Extraktions Flow ivarex wird bei Infineon und Qimonda zu n chst auf weitere Beispiele vor allem in Technologien mit kleineren Strukturgr en ange wendet werden um weiterhin die Relevanz der Interconnect Variationen f r das Schaltkreis verhalten zu beobachte
194. wurde anschlie end an die Softwareentwicklungsabteilung bei Cadence weitergeleitet und diente dort als Grundlage f r die Implementierung solch eines Systems Somit war sichergestellt dass bei zuk nftigen Weiterentwicklungen durch Cadence unsere Anforderungen ber ck sichtigt werden Abschlussbericht Seite 50 Ekompass LEONIDAS Erreichte Ergebnisse Ein Prototyp des Cadence Constraint Management Systems steht zur Verfugung so dass ein Vergleich der im Rahmen von LEONIDAS LEONIDAS gemeinsam mit den Projektpart nern erarbeiteten funktionalen Anforderungen mit der Funktionalitat der bereitgestellten Software moglich wurde und das System an den zum Nachweis der Leistungsfahigkeit er stellten und mit entsprechenden Nebenbedingungen versehenen Testbeispielen erprobt werden konnte Durch die enge Kooperation mit der Firma Cadence sind viele Eigenschaften des gemeinsam erarbeiteten LEONIDAS Ansatzes in diese L sung eingeflossen So wurde ein wesentlicher Teil unser Anforderungen wie z B die Strukturerkennung in Kombination mit einer automatischen Generierung von Constraints die Verfugbarkeit einer offenen Pro grammierschnittstelle oder die Moglichkeit der Definition zusatzlicher anwenderspezifischer Constraints bereits implementiert wodurch die praktische Anwendbarkeit der fruher definier ten Konzepte und Strukturen gezeigt werden konnte Die wichtigsten Ergebnisse im Einzelnen e Graphische Benutzeroberflache Cadence stellt eine komfort
195. wurde ein Mixed Signal Framework entwickelt in welches die Messschaltungen eingebettet sind 10 Mehrere Schaltungen zur Signalrekonstruktion basierend auf Komparatoren Abtast sensoren und on chip Oszilloskopen die es erm glichen das vollst ndige Crosstalk generierte Signal in Abh ngigkeit von Prozessvariationen abzutasten und zu speichern wur den ebenfalls untersucht 10 Fret Nc CNT CNTO Abb 2 1 2 5 Blockdiagramm der verschachtelten DLL Architektur Es wurde ein hochauflosender Zeit Digital Wandler Time to Digital Converter TDC fur die Messung von durch Crosstalk entstandenen Delays entworfen der auf einer modifizierten verschachtelten DLL Architektur MNDA basiert Das Blockdiagramm dieser Schaltung ist in Abbildung 2 1 2 2 16 dargestellt Die grobste Zeiteinheit wird durch den Counter CNT der mit einer relativ geringen externen Frequenz F getaktet ist gemessen Um die Aufl sung zu erh hen wird die Frequenz im ersten DLL multipliziert Dieser DLL verringert die gemes sene Zeiteinheit auf T N mithilfe einer N stufigen spannungsgesteuerten Verz gerungs strecke Voltage Controlled Delay Line VCDL Der innere DLL erlaubt eine noch feinere Zeitaufl sung von T N N wobei N die Anzahl seiner Stufen ist Dadurch k nnen Delay differenzen zwischen den Stufen gemessen werden die noch kleiner sind als das Delay ei nes minimalen Inverters 16 Die groben Messergebnisse des Counters k nnen am CNT
196. wurfskompetenz erst entwickelt werden Allgemeine L sungen von der Stange wie sie von amerikanischen EDA Firmen zum Teil entwickelt wurden waren nicht ausreichend f r deutsche leitbahnzent rierte Entwurfsmethoden denn Deutschland hat Schwerpunkte bei anderen Anwendungen Neben den Kompetenzen in der Automobilelektronik war hier auch das Know how in den Bereichen DRAM Technologie Mobilkommunikation sowie Security und Video Audio Broad casting mit starken Mixed Signal Anteilen entscheidend Daher mussten fur diese Anwen dungen spezielle Tools und Methoden entwickelt werden Die Entwurfsfahigkeit ist Voraussetzung fur die Verfugbarkeit spezifischer SoCs die in eine zunehmende Anzahl von Produkten eingebaut werden Diese Produkte haben unmittelbare volkswirtschaftliche Auswirkungen und sichern damit den Industriestandort und damit Ar beitsplatze Um in Deutschland die Kompetenz zum leitbahnorientierten Entwurf in den genannten An wendungsbereichen aufzubauen wurden durch das BMBF zwei Verbundvorhaben gef rdert LEONIDAS April 2002 bis M rz 2004 und LEONIDAS M rz 2005 bis Februar 2007 Der vorliegende Abschlussbericht dokumentiert die Ergebnisse des zweiten Projekts LEONIDAS 1 1 Ziele Aufgabenstellung Entscheidend war es zu erkennen dass die Leitbahneigenschaften nicht mehr parasit re also st rende Effekte zweiter Ordnung sind sondern die bestimmenden Entwurfsparameter aktueller SoCs darstellen Sie sind zentra
197. x siehe Abbildung 1b Alle verf gbaren kommerziellen Verdrahtungstools k nnen den Strom fluss innerhalb der Pinmetallisierung bisher nicht modellieren Daher besteht prinzipiell im mer die Gefahr eines stromdichteinkorrekten Pinanschlusses wenn die geometrischen Ab messungen der Pinmetallisierung gr er sind als die der anschlie enden Leiterbahn Nachfolgend ist der Algorithmus A2 1 zur Erstellung des Pinmodells gegeben der anschlie Bend n her beschrieben wird Algorithmus A2 1 Erstellung eines Pinanschlussmodells Gegeben Pinlayout Pinstrom des Pins Anschlussstr me der Verbindungspartner Gesucht Stromtragf higkeit eines Pins am Ort x y layer oder Optimaler Anschlusspunkt f r einen gegebenen Anschlussstrom Algorithmus 1 berf hrung des Pinlayouts in einen Segmentgraphen siehe Bild 2a d 2 berf hrung des Segmentgraphen in einen Stromflussgraphen siehe Bild 2e 3 berf hrung des Stromflussgraphen in ein 3 1 Max Flow Problem f r die Fragestellung Kann an Anschlusspunkt x y layer mit einem Strom von X Ampere angeschlos Abschlussbericht Seite 67 Ekompass LEONIDAS sen werden 3 2 Lineares Optimierungsproblem fur die Fragestellung Wo sind die gunstigsten Anschlusspunkte an ein Pin bei Einfach und Mehrfachanschl ssen 4 L sung des Max Flow Problems 3 1 bzw des Optimierungsproblems 3 2 5 Erzeugen von tempor ren ebenenabh ngigen Blockage Polygonen f r einzelne Layout segmente des Pin
198. xtraktion Fe PCell wird in Bibliothek Struktur gespeichert der PCell Abb 2 3 6 1 Partieller Layout Flow Beispiel PLL Abschlussbericht Seite 99 Ekompass LEONIDAS Der Flow basiert auf einer partiellen Generierung des Layouts Beispiel Abb 2 3 6 1 Vier lange Verbindungsleitbahnen z B Coplanar Struktur zwischen zwei PLL Schaltungsbl cken werden als kritisch eingestuft 1 Eine entsprechende Verbindungs struktur steht f r den Designer in einer Bibliothek als parametrisierbare Master Zelle zur Ver f gung 2 Eine Instanz davon l sst sich ber eine GUI parametrieren 3 Dabei wird diese sofern sie noch nicht existiert im Hintergrund extrahiert 4 und in der Bibliothek als Instanz mit Symbol View abgelegt 5 Bei der Parametrisierung der Struktur hat der Entwerfer die M glichkeit auszuw hlen welche parasit ren Elemente extrahiert werden sollen nur RC RLC oder auch bersprechen HF Effekte und Substratverluste Die Struktur l sst sich nun im Schematic beliebig oft als Symbol einf gen 6 dabei wird die extrahierte parasit re Netz liste automatisch zur Schematic Netzliste hinzugef gt Die Schaltung kann wie gewohnt mit den als PCells eingef gten Leitbahnstrukturen simuliert werden Flow Integration in den Cadence Standard Entwurfsprozess In Standard Entwurfsprozessen werden Leitbahnen und Busstrukturen erst am Ende des Back End Flows extrahiert und simuliert Die rechte H lfte in Abb 2 3 6 1 illust
199. zessvariationen bei der Simulation Mit immer kleiner werdenden Strukturgr en und zunehmender Schaltungskomplexit t wer den unvermeidbare Schwankungen w hrend des Herstellungsprozesses immer st rker als St reffekte bemerkbar Diese Schwankungen sind einerseits systematischer Natur anderer seits ergeben sich aber auch statistische Schwankungen aufgrund unkontrollierbarer Variati onen in den Herstellungsbedingungen Um die technologischen Vorteile der kommenden Technologieknoten berhaupt ausnutzen zu k nnen wird es daher in zunehmendem Ma e wichtig Methoden zur Verf gung zu haben die es erlauben Einfluss und Folgen solcher Prozessvariationen schon in einer m glichst fr hen Entwurfsphase angemessen ber cksich tigen zu k nnen Aufgrund der Schwankungen im Herstellungsprozess variieren einerseits Gr en wie die Oxid Dicken Gate L ngen Dotierungskonzentrationen etc die die Charakteristika der ein zelnen Transistor Bauelemente bestimmen Aber auch die Dicken der Metall Lagen und Iso lator Schichten die Weiten und Abst nde der Metallbahnen und die Widerst nde der Kon takte und Vias die die einzelnen Bauelemente elektrisch verbinden sind fertigungsbe dingten Schwankungen unterworfen die dazu f hren dass auch die parasit ren physikali schen Eigenschaften der Leitbahnen also beispielsweise ihre Widerst nde und Kapazit ten zu variierenden Gr en werden Mit der steigenden Bedeutung der parasit ren Leitbahneigensc
200. ziertes virtuelles Terminal verhindert die erfolgreiche Terminalverdrahtung Ein weit entfernt platziertes virtuelles Terminal hat eine gro e L nge der Leitungen der Terminalverdrahtung sowie eine kleine L nge der Leitungs b ndel zur Folge Dies f hrt zu einem geringen Einfluss der Leitungsb ndel auf die symmet rische Verteilung der parasit ren Effekte und f hrt den gew hlten Ansatz ad absurdum Aus diesem Grund muss bei der Berechnung des Abstandes stets zwischen den beiden Extrem f llen optimiert werden Abschlussbericht Seite 54 Ekompass LEONIDAS Bei der Berechnung des Abstandes werden zwei Faktoren betrachtet Zum einen ist es die Anzahl der Terminals und zum anderen die Dichte der Terminals innerhalb eines Terminal bundels Auf Grund der zum Zeitpunkt der Platzierung der virtuellen Terminals unbekannten Netzreihenfolge wird von dem ungunstigsten Fall der Reihenfolge ausgegangen Bei der Auswahl der virtuellen Terminals handelt es sich auf Grund der verschiedenen m g lichen L sungen um ein Optimierungsproblem f r das eine Kostenfunktion notwendig ist die als Ma stab f r die Qualit t eines virtuellen Terminals bzgl der Terminalverdrahtung dient Die bei der Bewertung der virtuellen Terminals verwendete Kostenfunktion vgl 1 h ngt von den Symmetriekosten Ksymmetrie berdeckungskosten K perdeckung Und Kosten f r L ngen differenzen K ngendifferenz ab K Gesamt Sk K Symmetrie K berdeckung L
201. zu k nnen Neben einer geeigneten Analysesoftware an die dedizierte Anforderungen hinsichtlich des Funktionsumfangs gestellt wurden ist eine Bestimmung des Effekts auf realen Schaltungen unerl sslich Diese Unter suchungen sind die Basis f r das gezielte Einbringen kapazitiver F llzellen Nachdem der Auswahl einer geeigneten Software mussten nun Versuche auf m glichst rea len Testdesigns durchgef hrt werden Hierzu wurden unterschiedliche Schaltungen exempla risch analysiert um ein geeignetes Beispiel fur die Untersuchungen der verschiedenen Plat zierungsm glichkeiten zu finden Die Wahl fiel auf ein kleines Standardzellendesign Abb 2 2 2 1 welches es erm glicht die gro e Anzahl an Simulationen bei relativ geringer Einzel laufzeit zeitnahe durchf hren zu k nnen Einspeisung VDD a N Ill a a max dyn IR drop IR drop OmV 42m Abb 2 2 2 1 links dynamische IR drop map Power net eines Standardzellenblocks ohne zus Kapazit t inkl Abstandsmarkierungen um rechts IR drop Farbskala Abschlussbericht Seite 47 Ekompass LEONIDAS Abb 2 2 2 1 zeigt die linke Halfte des verwendeten kleinen Standardzellenblocks mit der Spannungseinspeisung fur VDD und dem IR drop Peak auf der linken Seite rot markiert Fur die Versuchsreihen wurde im ersten Schritt direkt an dem in Design auftretenden maxi malen IR drop Knoten hot spot verschieden gro e kapazitive Terme zus tzlich in das De sign eingebracht und in ein
202. zugeh rige Men auswahl Der erste Abschnitt davon ist bei jedem Flow Schritt derselbe Der zweite Abschnitt ist abh ngig vom ausgew hlten Flow Ein Beispiel ist in gegeben Beh i irtir irira nn Pattem Generatien etlings Run a Touch Info Listing File Control File Fault File Restart File Aplot Fault Coverage am StuckAt Pattern File __ Iddg Pattern File utp Async Pattern File Abb 2 3 5 2 Flow Box Menu Hier wurde der Flow Schritt Pattern Generation geoffnet Es erscheint eine entsprechende Menuauswanhl Settings Settings wird genutzt um die damit verbundenen und vom Anwender gewunsch ten Flow Settings durchf hren zu k nnen Sie sind abh ngig vom ausgew hlten Flow Schritt Run Run wird genutzt um das Script mit der generierten Make Datei zu starten Das Ziel dabei ist nicht der Ablauf des ganzen Flows sondern dieses einen speziellen Teilschrittes Bevor diese M glichkeit genutzt werden kann muss auf jeden Fall vorher ein kompletter Lauf stattgefunden haben Touch Stellt sicher dass beim n chsten CatRacer Lauf von dieser Stelle aus gestartet wird Info Anzeige von Informationen ber die ausgew hlte Flow Box Abschlussbericht Seite 96 Ekompass LEONIDAS Abb 2 3 5 3 Packager Flow Der Packager Flow ist ein um eine Testshell erweiterter Standard Flow Auch hier werden zuerst die Scanketten in das Design eingebaut Danach wird eine Testshell erstellt die es erm

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